-latch

题解

/ 注册

全部文章 / 题解（共14篇）

题解 | #非整数倍数据位宽转换24to128#

用144bit位移寄存器实现，整理清楚循环，每三次一个循环，第一次移位6次（全部更新），第二次移位5次（留一个旧的，下次需要低2byte），第三次移位5次（留一个旧的，下次需要低1byte），然后循环。 `timescale 1ns/1ns module width_24to128( input...

verilog

2022-03-09

3 551

题解 | #数据累加输出#

测试用例data_out随输入改变，题目没有画完整 ready_a 有效在valid_b无效或ready_b有效时，才能保证不会浪费下一级握手的哪一个周期时间。（即与下一级握手的周期也完成了与上一级的握手） `timescale 1ns/1ns module valid_ready( inpu...

verilog

2022-03-09

3 533

题解 | #输入序列不连续的序列检测#

注意点： 1.ready_a信号是寄存器类型，有复位，不是恒高电平。（和计数条件有关） 2.data_b无效时保持结果不变。 `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input ...

verilog

2022-03-09

9 1024

题解 | #输入序列连续的序列检测#

1.移位寄存器+上升沿检测电路（寄存器保持目标结果可能是好几个周期） `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output match ...

verilog

2022-03-09

5 1137