牛客390428302号

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全部文章（共23篇）

题解1 | #根据状态转移表实现时序电路#

不知道这么写跟写两个always块，然后把组合逻辑塞进去写时序电路的区别在哪里>< `timescale 1ns/1ns module seq_circuit( input A , input cl...

2023-01-07

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题解 | #数据选择器实现逻辑电路#

首先将L展开为标准最小项之和的形式：L = ABC+ABC'+AB'C'+A'BC然后对比四选一选择器的输出若令B=S1, C=S0，要想满足 L 表达式，可令D的取值变化以满足输出Y与L相等。 `timescale 1ns/1ns module data_sel( input ...

2023-01-07

1 348

题解 | #使用8-3优先编码器Ⅰ实现16-4优先编码器#

前15:8 位最优先，输出EO_1 作为后7：0 位的使能端；若EO_1为1, 则输出0+后8位的输出；若EO_1为0且GS_1 为1，说明前15：8位有输入，则输出为1+前8位的输出。 `timescale 1ns/1ns module encoder_83( input [7:0...

2023-01-05

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题解2 | #优先编码器Ⅰ#

真值表转化成公式一个一个写粗来 `timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] ...

2023-01-04

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题解 | #优先编码器Ⅰ#

always 里面过程赋值要用reg；连续赋值assign用wire。怎么感觉这个写得这么蠢啊hhhh `timescale 1ns/1ns module encoder_83( input [7:0] I , input E...

2023-01-04

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题解1 | #优先编码器电路①#

不知道为啥第二Y_n[2] 前面写个assign就给我报错 QAQ真值表写等式的时候注意写出来的是1，要取反得到Y_n `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output re...

2022-12-30

0 254

题解 | #4bit超前进位加法器电路#

先看1bit，1bit搞定了，nbit就串行（省面积）或者并行（省性能）sum：若进位为0--> 若AB相同 sum为0；若AB相异，sum为1--> S = C'(A^B)若进位为1--> 若AB相同 sum为1；若AB相异，sum为0--> S = C (A^B)'==》...

2022-12-30

0 285

题解 | #4位数值比较器电路#

先考虑一位数值的比较：A==B：同或--> Y0= ~(A^B)A<B: 首先AB不相等（异或）其次B为1 -->Y1= (A^B)&BA>B: 相似的，Y = Y2= (A^B)&A多位数值比较器：从最高位开始比较，A[n] 与B[n]，若相同，比较下一位。前m位都相同，...

2022-12-30

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题解 | #使用函数实现数据大小端转换#

错误模式：函数里面不能写generate块，反之可以题目bug：验证中没有时钟和复位信号，连续赋值写条件操作符？：会报错 `timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, input clk, input...

2022-12-29

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题解 | #使用子模块实现三输入数的大小比较#

为了在同一拍读取三个输入的数值，使用两次子模块比较，比较结果再用一次子模块比较；子模块的输出端口为reg。 `timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, in...

2022-12-29

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