OD门/OC门/CMOS三态门/TTL三态门

CMOS漏极开路门【OD门】

OD门可以线与，简化硬件电路
可实现电平转换
驱动大电流负载

更直白的一点。所谓漏极开路门（OD门）是指CMOS门电路的输出只有NMOS管，并且它的漏极是开路的。使用OD门时必须在漏极和电源VDD之间外接一个上拉电阻（pull-up resister）RP。如图所示为两个OD与非门实现线与，将两个门电路输出端接在一起，通过上拉电阻接电源。

可以看出，OD门就是将反相器的上面的pmos管拿掉了而已。
当两个与非门的输出全为1时，输出为1；
只要其中一个输出为0，则输出为0，所以该电路符合与逻辑功能，
即L=(AB)'(CD)'。

CMOS三态输出逻辑门【三态门】

TTL集电极开路门【OC门】

当将图中所示的两个逻辑门的输出连接在一起，并且当第一个门的输出为高电平（第一个门的T4导通），第二个门的输出为低电平（第二个门的T3导通）时，正如图中红线所示将出现一个大电流通道，很可能导致晶体管的损坏。

为了避免线与时的产生大电流，可以采用集电极开路门（简称OC门）来解决 。所谓集电极开路是指从TTL与非门电路的推挽式输出级中删去电压跟随器，如下图所示：

对于一个两输入端的OC门，其在电路中的符号可用下图来表示：

OC门实现“线与”逻辑

TTL三态输出逻辑门【三态门】

三态门广泛用于数据总线结构
双向传输

总述【三态门】

三态门的定义
　　三态门（Three-state gate）是一种重要的总线接口电路。三态门都有一个EN控制使能端，来控制门电路的通断。 可以具备这三种状态的器件就叫做三态器件。当EN有效时，三态电路呈现正常的“0”或“1”的输出；当EN无效时，三态电路给出高阻态输出。

三态门的应用
　　如果你的设备端口要挂在一个总线上，必须通过三态缓冲器。因为在一个总线上同时只能有一个端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以你还需要有总线控制管理，访问到哪个端口，那个端口的三态缓冲器才可以转入输出状态。这是典型的三态门应用。

三态门的三态介绍及特点
　　三态是指：高电平、低电平、高阻态。

　　三态门有三种输出状态：输出高电平、输出低电平和高阻状态，前两种状态为工作状态，后一种状态为禁止状态。值得注意的是，三态门不是具有三种逻辑值。在工作状态下，三态门的输出可为逻辑‘0’或者逻辑‘1’；在禁止状态下，其输出呈现高阻态，相当于开路。

　　三态门有广泛的应用，利用三态门可以实现线与，也被广泛应用于总线传送。总线传送时，为了保证数据传送的准确性，任意时刻，n个三态门的控制端只能有一个为1，其余均为0，而三态门利用高阻态可以很好的实现这一特性。

三态输出门电路

上图为三态门输出门电路的原理图。在图中，如果将虚线方框内的两个反相器和一个二极管剪掉，剩下的部分就是典型的TTL与非门电路。

所谓三态是指输出端而言。普通的TTL与非门其输出极的两个晶体管T4、T5始终保持一个导通，另一个截止的推拉状态。T4导通，T5截止，输出高电平Y=1；T4截止，T5导通，输出低电平，Y=0。三态门除了上述两种状态外，又出现了T4、T5同时截止的第三种状态。因为晶体管截止时c、e之间是无穷大阻抗，输出端Y对地、对电源（vcc）阻抗无穷大。因此这第三种状态也称高阻状态。

常用三态门的图形符号和输出逻辑表达式

三态门线与电路

图8-30所示是采用三态门构成的线与电路，电路中的DF是数据总线，即该线是3个三态门电路共用的数据传输线，该线与电路要实现这样一个功能，即当其中一个三态门通过总线传输数据时，要求其他两个三态门处于关闭状态。电路中的三态门电路在控制端C接高电平时处于高阻状态。

这一电路的工作原理是：当电路中的Cl、C2和C3轮流为低电平时，总有一个三态门电路与总线相连，另两个与总线脱离，这样就能实现轮流按与非逻辑输出到总线DF上。例如，控制端C2为低电平0，此时Cl和C3为高电平，只有A2和B2与非运算后的结果加到总线DF上，另两个门由于处于高阻状态而与总线脱离。