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1.标准单元是一组提供布尔逻辑功能（例如，AND、OR、XOR、XNOR、反相器）或存储功能（触发器或锁存器）的晶体管和互连结构。包含了标准单元，模块宏单元，IO单元。

a）标准单元

标准单元包括反相器、与门、寄存器、选择器、全加器等多种基本单元。

b) 模块宏单元

模块单元(block)包括各种规模的数字模块:RAM、ROM、COT、IP、电压比较器等，也包括模拟模块:运算放大器、ADC/DAC、锁相环、振荡器等。

c）I/O单元

芯片与印刷电路板通信的接口电路统称为 I/O 电路。它作为芯片与外界通信的接口必须具有较大的驱动能力，抵御静电放电的能力，抗噪声干扰的能力以及足够的带宽和过电保护功能。 I/O 的种类包括输入 1/0、输出 I/O、双向输人输出 I/O、供电 I/O 和接地 I/O。I/O的组成大致可分为三部分，即 PAD接口、信号缓冲电路和静电放电保护电路 ESD

2 抽象层次描述：系统级、功能模块、门级、电路级、器件级。

3 在逻辑综合产生门级网表和物理设计做布局布线的过程中需要两个重要的库文件，物理库文件和时序库文件。物理库文件格式为Cadence开发的LEF文件格式，一般分为技术LEF文件（布局布线的设计规则和晶圆厂的工艺信息）和单元LEF文件（定义标准单元、模块单元、I/O单元和各类特殊单元的物理信息）

4 时序库liberty文件采用查表（look-up table)的方法选择最符合单元真实情况的时序信息，表格有1D2D3D三种形式分别表示一元、二元、三元三种函数关系，通过这三种表格形式时序库精确地描述了电路不同情况下的时序和功耗。

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1、spare cell

备用cell，共流片时进行function eco和metal eco使用。

使用方法：

add_spare_cells

add_spare_cells -cell_name spare1 -lib_cell {AND2 OR2} -num_instances 250

2、level shifter

电平转换单元。该单元主要用于多电源多电压（MSMV）技术中，它通常不具备逻辑功能，只是用于不同电压值的Voltage Area之间的信号电平的转换。[2]

set_level_shifter shifter1_va1 指定level shifter的添加rule，相当于前缀名称

-domain VA1 指定Voltage Area

-applies_to input 指定level shifter在voltage area的input还是output

-source ss_top 指定supply set名字

-location parent 指定level shifter的放置位置，parent代表放在driver pin的父module

3、isolation cell [3]

通常用于电源关断技术（PSO）和多电源多电压技术（MSMV）。起到不同电压域之间的电压钳制和隔离作用。iso cell 有一个控制端 EN， 当 EN 无效时， A 端信号直接送到 Y 端，此时 iso cell 等效于一个buffer；当 EN 有效时，buffer 断开，Y 端保持固定的高电平或者低电平；上面这种 iso cell 有两组 power： primary power VDD 和 backup power VDDB，当 左边domain 关掉时， VDD off，此时就由 VDDB 供电，维持 Y 端的固定电平。

使用方法：

insert_mv_cells

4、filler cell

单元库中与逻辑无关的填充物，可以分为IO filler以及普通的standard cell filler。

(1)IO filler，也叫pad filler，通常用来填充IO单元与IO单元之间的空隙。为了更好的完成power ring，即ESD之间的电源连接。通常是在floorplan阶段添加。

使用方法：

create_io_filler_cells

create_io_filler_cells -reference_cells FILLER

(2)standard cell filler

为了填充std cell之间的空隙。主要是把扩散层连接起来满足DRC规则和设计需求，并形成power rails。在route前后添加都可以。

使用方法：

create_stdcell_fillers

create_stdcell_fillers -lib_cells {mylib/FILL_2X mylib/FILL_1X}

5、delay cell

延迟单元。常用于datapath，相比较与buffer，可以添加更多的delay，用来修复hold timing。

6、buffer cell

作用同delay cell，用来增加延时。相比较于delay cell，驱动能力更强，但是添加的delay更小。因此大的slack可以使用delay cell，较小的用buffer cell。

7、corner cell

boundary cell中的一种，which fill the empty space between horizental and vertical end-cap cells.Boundary cell又称end cap cell，在绝大多数工艺中都要求在所有std cell 的边界都需要插入它们。 Boundary cell一方面可以保持阱和注入层的连续性，同时也可以在刻蚀和离子注入的时候对row边缘的std cell起到一定的保护作用

8、antenna cell 天线效应是集成电路制造过程中经常发生的现象，原因在于连接在栅极的金属会不断收集电荷，在某个临界节点将会放电到栅极引起晶体管损坏。 解决的办法之一就是插入antenna cell来增大栅极的面积，也就是提高承受放电电流的能力。 在后端设计中，通常在绕线阶段让工具在发现有antenna violation的时候自动插入antenna cell。

6 DRC（设计规则检查）：主要目的是检查版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。 LVS（电路规则检查）：验证版图与电路原理图的电路结构是否一致。

7 PAE：由于等离子刻蚀使得金属刻蚀时会积累大量空间静电电荷，导致晶体管击穿。收集电荷的金属被称为工艺天线。解决办法：1插入天线二极管2中断金属连线跳换布线层。