Verilog包括四种抽象层次： 行为级或算法级：从算法角度进行设计，不关心具体的硬件实现和细节。 数据流级：描述数据如何在各个寄存器之间流动，如何处理这些数据。这是verilog支持的最高抽象层次。 门级：描述逻辑门及其连接关系。 开关级（晶体管级）：描述晶体管及其连接关系。这是verilog支持的最低抽象层次。 我们常说的寄存器传输级（RTL，Register Transfer Level）一般是指行为级和数据流级建模。但我一直以来不太能区分开行为级和数据流级。最近重新看夏宇闻老师翻译的《Verilog HDL数字设计与综合》，发现了比较好的例子。 以四选一多路选择器为例，s0和s1是...

简析 输入：money[9:0], set, boost 输出：remain, yellow, red 工作模式 set==1时，进行投币，money会添加到余额remain上。boost==0是普通模式，每个时钟周期消耗1元；boost==0是畅玩模式，每个时钟周期消耗2元。当余额不足时停止计费（余额小于对应模式的要求）。 always@(posedge clk or negedge rst_n) begin if(~rst_n) remain <= 0; else if(boost) remain...

简析 将乘法分解为若干个加法。 代码 直接引用的参考答案。不过参考答案只适用于size==4的情况，使用generate生成更好一些。 `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:...

简析 环形计数器 电路图： 状态图： 扭环形计数器 电路图： 状态图： 将FF3FF_3FF3​的反相输出接回到FF0FF_0FF0​就构成了扭环形计数器，也被称为约翰逊计数器Johnson Counter。它比环形计数器增加了有效循环的状态数量。 可自启动的扭环形计数器 电路图： 状态图： 扭环形计数器仍然有很多状态是无效的，一旦计数器进入这些状态就会陷入死循环，无法正常工作。计数器的初始状态必须位于有效循环的几种状态之中才能启动。通过添加门电路可以拆掉无效循环，也就是可以自启动的扭环形计数器。 图片来自《数字电子技术基础（第六...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] myRAM [7:0]; reg [8:0] i; // integer i; // 不可综合 always@(posedge clk ...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] myRAM [127:0]; reg [3:0] r_data_r; // 写入RAM genvar i; generate for(...

同样也不难，但根据波形要求，要添加一个中间计数器num。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg[3:0] num; always@(posedge clk or negedge rst_n) begin if(~rst_n) num <= 0; else if(mode) ...

比较简单的计数器。参考答案多了一个num中间计数器，使时序后移了一个周期。这里也加入了一个中间计数器。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] num; always@(posedge clk or negedge rst_n) begin if(~rst_n) ...

一个比较简单的秒表计数器。 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); // 秒 always@(posedge clk or negedge rst_n) begin if(~rst_n) second <= 0; else second <= minute==60? 0: ...

简析 输入：data_in 输出：dataout 总体思路是将A时钟域的脉冲信号转换为电平信号，打两拍后再转换为B时钟域的脉冲信号。 代码 `timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_level, data_level1, data_level2, data_level3; /...

简析 输入：data_in, data_en 输出：dataout data_in：数据输入；data_en：输入数据有效；dataout数据输出。 输入数据暂存在data_reg中，使能信号data_en用打两拍的方式跨时钟域传输到时钟域B，最后data_out根据使能信号更新数据。 数据暂存 reg [3:0] data_reg; always@(posedge clk_a or negedge arstn) begin if(~arstn) data_reg <= 0; else ...