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牛客902437400号
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西安邮电大学
2023
FPGA工程师
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牛客902437400号
2022-04-22 17:35
FPGA工程师
题目:数据累加输出
数据累加输出 输出信号:ready_a:当累加到四个数立刻拉低,等待ready_b拉高的瞬间也拉高; 2.valid_b:当累加到第四个数即刻拉高,等到ready_b为1,则在下个时钟上升沿拉低; `timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_...
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牛客902437400号
2022-04-20 21:03
FPGA工程师
题目:数据串转并电路
注意:valid——a信号拉高六个周期后,valid——b输出一个周期的高电平,同时输出此时的数据 先写试试: `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output wire ready_a , output reg valid_b , output reg [5:0] data_b ); assign ready_a = 1; reg [4:0] ...
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牛客902437400号
2022-04-20 17:43
FPGA工程师
题目: 输入序列不连续的序列检测
输入序列不连续的序列检测 老规矩,状态机和寄存器都可以; 状态机就是第二段n_state跳转的时候检查以下valid的有效; 寄存器就是移位进去的时候检查valid信号; `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg[3:0] data_reg; always @ (posedge clk or negedge rst_n ) if(!rst_n) ...
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牛客902437400号
2022-04-20 17:21
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FPGA工程师
题目:不重叠序列检测
注意事项:1,不重叠检测,也就是一旦出错立马回到空状态; 2,不满足时还需要输出不满足信号; 3,满足信号和不满足信号都维持一个时钟周期; 我们使用状态机来写; `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s0 = 1; parameter s1 = 1; parameter s2 = 2; parameter s3 = 3; ...
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牛客902437400号
2022-04-20 16:02
FPGA工程师
题目:含有无关项的序列检测
题目:含有无关项的序列检测 与上一题类似,这里可以用除了状态机外另一种新的写法:移位寄存器; 第一个always块是一个移位寄存器,在每个时钟上升沿,将数据a移入寄存器中; 移位寄存器内的数据可以在移位脉冲(时钟信号)的作用下依次左移或右移。移位寄存器不仅可以存储数据,还可以用来实现数据的串并转换、分频,构成序列码发生器、序列码检测器,进行数值运算以及数据处理等,它也是数字系统中应用非常广泛的时序逻辑部件之一。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg...
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牛客902437400号
2022-04-20 15:12
FPGA工程师
题目:输入序列连续的序列检测
本来是这样写的,可以实现功能,但是有点怪; timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg[7:0] n_state,c_state; always @ (posedge clk or negedge rst_n) if (!rst_n) c_state <= 0; else c_state <= n_state...
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牛客902437400号
2022-06-23 19:53
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FPGA工程师
日常学习
学习笔记: 1时序电路的优点: 1: 可以容忍组合逻辑电路产生的毛刺; 组合逻辑综合出来的电路可能因为路径不同导致延时不同,易出现毛刺;利用时钟沿可以等待输出数据稳定之后(因毛刺导致的错误输出结束之后),再将数据采入; 2: 纯组合逻辑只能由当前输入决定当前输出,无法实现带反馈的逻辑;否则就会出现死循环;这种带反馈的逻辑,只能先通过寄存器暂存起来,然后由时钟来控制输出的反馈和更新; 2异步复位: 就是将复位信号写在敏感列表中,代表我异步复位不受时钟的控制; * always @ (posedge clk or negedge rst_n)* 相反,不写代表同步复位,说明只有在时钟上升沿来临之时...
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牛客902437400号
2022-04-13 15:44
FPGA工程师
题解 | #状态机-重叠序列检测#
我就想说什么水平?编译不通过程序通过了; 谁能一次做到两点?
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牛客902437400号
2022-04-06 21:11
FPGA工程师
题解 | #输入序列连续的序列检测#
`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg[7:0] n_state,c_state; always @ (posedge clk or negedge rst_n) if (!rst_n) c_state <= 0; else c_state <= n_state; reg flag; always @ (posedge clk or negedge rst_...
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牛客902437400号
2022-04-06 10:07
FPGA工程师
题解 | #根据状态转移表实现时序电路#
`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output reg Y ); reg [1:0] c_state,n_state; always @ (posedge clk or negedge rst_n) if (!rst_n) c_state <= 2'b00; else c_state <= n_...
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