吉大秦少游
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Verilog/VHDL刷题笔记(46)
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《Verilog/VHDL必刷习题集》
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(共50篇)
题解 | #异步FIFO#
来自专栏
题意整理 本题要求实现异步FIFO,FIFO的位宽和深度可配置。 题解主体 异步FIFO结构如上图所示 第1部分是双口RAM,用于数据的存储。 第2部分是数据写入控制器 第3部分是数据读取控制器 读指针同步器 使用写时钟的两级触发器采集读指针,输出到数据写入控制器。 写指针同步...
Verilog
2022-03-20
0
538
题解 | #数据累加输出#
来自专栏
本题要求实现将4个输入数据累加之后输出,模块与上下游采用valid-ready双向握手机制。 时序图含有的信息较多,观察时序图需要注意: data_out是在已接收到4个数据后产生输出; 在data_out准备好,valid_b拉高时,如果下游的ready_b为低,表示下游此时不能接收本模...
verilog
2022-03-19
0
319
题解 | #使用子模块实现三输入数的大小比较#
易错总结:这里很多习惯于软件思维的人写代码会只例化2次子模块,是将a,b比较之后的结果min_ab与c进行比较,进而得到min_abc。 但是这样是错误的,因为当min_ab与c比较时,是上一时刻a,b的最小值与此时c的值比较,也就是拍数上是差一拍的,因此做不到比较同一拍下的a,b,c。 理解HDL...
2022-03-19
96
1088
题解 | #脉冲同步电路#
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由于同步脉冲最先是在快时钟域下的,因此先用T触发器检测脉冲的上升沿。题目说了快时钟域下的脉冲不会相邻很近,则保证快时钟域下的每一个脉冲都可以被T触发器采到。 采到之后,单比特信号的跨时钟域进行打两拍(r1, r2)同步到慢时钟域,在慢时钟域下再打一拍(r3),再将r2和r3对应的信号进行异或处理^,...
verilog
2022-03-19
0
236
题解 | #多bit MUX同步器#
来自专栏
这是典型的采用多周期路径同步多比特信号的跨时钟域数据传输方式。 `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , inpu...
verilog
2022-03-19
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300
题解 | #格雷码计数器#
来自专栏
格雷码转化为二进制码: Bn =Gn; Bi-1 = Bi ^ Gi-1;( i=1,2,n-1; ) 二进制码转化为格雷码: Gn = Bn; Gi-1=Bi ^ Bi-1; ( i=1,2,n-1; ) module gray_counter( input clk, input ...
2022-03-19
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367
题解 | #同步FIFO#
来自专栏
分析 题意整理 本题要求实现同步FIFO,FIFO的位宽和深度可配置。 题解主体 设计FIFO的时候一般需要考虑的有两点: FIFO的大小 FIFO的大小指就是双端口ram的大小,这个可以根据设计需要来设置。 FIFO空满状态的判断 FIFO空满状态的判断通常有两种方法。 a、FIFO中的r...
verilog
2022-03-18
1
303
题解 | #交通灯#
来自专栏
`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号,低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]c...
verilog
2022-03-18
0
211
题解 | #流水线乘法器#
来自专栏
4bit流水线乘法器的设计采用乘法竖式运算的思想,本质是将乘法运算转换为加法运算。具体实现思路如下图: 最后的temp0、temp1、temp2、temp3的相加结果就是相乘结果。 可以这么写: reg [7:0] addr01; reg [7:0] addr23; wire [7:0]...
verilog
2022-03-16
0
272
题解 | #Johnson Counter#
来自专栏
`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posed...
verilog
2022-03-16
0
221
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