qyzyzyq
qyzyzyq
全部文章
分类
题解(7)
归档
标签
去牛客网
登录
/
注册
qyzyzyq的博客
全部文章
(共7篇)
题解 | #编写乘法器求解算法表达式#
`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); reg [8:0] a_tmp; reg [8:...
verilog
2022-05-17
4
565
题解 | #乘法与位运算#
`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// assign B = (A<<7) +...
2022-05-11
4
308
题解 | #状态机与时钟分频#
偷懒 `timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// reg [1:0]cnt...
2022-05-10
0
173
题解 | #游戏机计费程序#
这样居然也能过 `timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号,低电平有效 input clk, //时钟信号 input [9:0]money, input ...
2022-05-03
0
231
题解 | #格雷码计数器#
参考评论区大佬们的修改 `timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //使用Moore状态机实现 parame...
2022-04-20
2
301
题解 | #自动贩售机1#
不想那么麻烦,用个计数器即可 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output ...
2022-04-08
36
2632
题解 | #含有无关项的序列检测#
序列缓存对比法 timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]data_comp; alw...
2022-03-26
0
174