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全部文章（共2篇）

题解 | #可置位计数器#

我一开始还纳闷以为自己学的有问题，直到我写完全一样的TB文件，用他们代码跑了一下明显不对，只能说牛客的verilog在线仿真程序做的有BUG，不如Mosim.这个代码num本来就是reg型，上升沿跳变后需要一个周期0才能更新为1，按他们要求再打一拍0又被延迟一个周期了，最明显的错误就是他们打拍，se...

2024-06-13

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题解 | #简易秒表#

需要一个标志位，控制分钟60之后，秒表不增加 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); ...

2024-06-11

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