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题解(16)

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全部文章（共16篇）

题解 | #异步FIFO#

异步FIFO的原理在这里不做赘述，有需要移步知乎，说几个提交过程中遇到的问题：指针变换为格雷码之后，此格雷码属于异步时钟域中的组合逻辑，所以第一步必须在本时钟域进行同步（此步骤是错的，会导致FIFO的空满判断错误，原则上写时钟域写指针实时。读时钟域读指针实时），然后再进行常规CDC处理，从而判断...

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2022-03-10

5 1014

题解 | #任意小数分频#

首先确定小数分频的频率成分，以8.7为例，表示87个周期中有10个脉冲信号，87/10=8...7，因此需要9分频时钟7个和8分频时钟(10-7)个（数学推导不再赘述，可移步知乎）。我的设计中为了功耗更低，大周期计数器改为计数分频后时钟的脉冲个数。 `timescale 1ns/1ns mod...

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2022-03-10

5 749

题解 | #非整数倍数据位宽转换24to128#

用144bit位移寄存器实现，整理清楚循环，每三次一个循环，第一次移位6次（全部更新），第二次移位5次（留一个旧的，下次需要低2byte），第三次移位5次（留一个旧的，下次需要低1byte），然后循环。 `timescale 1ns/1ns module width_24to128( input...

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2022-03-09

3 550

题解 | #数据累加输出#

测试用例data_out随输入改变，题目没有画完整 ready_a 有效在valid_b无效或ready_b有效时，才能保证不会浪费下一级握手的哪一个周期时间。（即与下一级握手的周期也完成了与上一级的握手） `timescale 1ns/1ns module valid_ready( inpu...

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2022-03-09

3 532

题解 | #输入序列不连续的序列检测#

注意点： 1.ready_a信号是寄存器类型，有复位，不是恒高电平。（和计数条件有关） 2.data_b无效时保持结果不变。 `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input ...

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2022-03-09

9 1023

题解 | #输入序列连续的序列检测#

1.移位寄存器+上升沿检测电路（寄存器保持目标结果可能是好几个周期） `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output match ...

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2022-03-09

5 1136