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题解(16)

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全部文章（共15篇）

题解 | #使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器#

4-16对于3-8逻辑是：3-8有一块有输入，4-16就有输入（GS为逻辑或），3-8两块都没输入，4-16才没输入（EO为逻辑与），Y的选择按照优先编码器的规则，先判断高位，再判断低位。 `timescale 1ns/1ns module encoder_83( input [7:...

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2022-03-12

13 921

题解 | #优先编码器电路①#

无关项用? `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin ...

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2022-03-12

5 856

题解 | #使用函数实现数据大小端转换#

关于function中嵌套for的语法问题 `timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); function [3 : 0] i...

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2022-03-12

3 864

题解 | #格雷码计数器#

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output wire [3:0] gray_out ); //使用Moore状态机实现 parameter s0 =8...

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2022-03-11

8 1158

题解 | #RAM的简单实现#

主要是初始化用for写，开始我在always块中用了generate，发现报错了，后来一想generte是个生成块，应该放在always，assign以及instance外面，always内部循环用integer + for实现 `timescale 1ns/1ns module ram_mod( ...

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2022-03-11

5 614

题解 | #Johnson Counter#

开始这么写： `timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always...

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2022-03-11

37 567

题解 | #流水线乘法器#

本质上是加法树流水线，移位部分可以用组合逻辑实现，这里用了generate简化了代码。 `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n ...

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2022-03-10

22 1522

题解 | #脉冲同步电路#

第一种方法，经典握手。 `timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , outpu...

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2022-03-10

6 950

题解 | #异步FIFO#

异步FIFO的原理在这里不做赘述，有需要移步知乎，说几个提交过程中遇到的问题：指针变换为格雷码之后，此格雷码属于异步时钟域中的组合逻辑，所以第一步必须在本时钟域进行同步（此步骤是错的，会导致FIFO的空满判断错误，原则上写时钟域写指针实时。读时钟域读指针实时），然后再进行常规CDC处理，从而判断...

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2022-03-10

5 1014

题解 | #任意小数分频#

首先确定小数分频的频率成分，以8.7为例，表示87个周期中有10个脉冲信号，87/10=8...7，因此需要9分频时钟7个和8分频时钟(10-7)个（数学推导不再赘述，可移步知乎）。我的设计中为了功耗更低，大周期计数器改为计数分频后时钟的脉冲个数。 `timescale 1ns/1ns mod...

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2022-03-10

5 749