尼德兰的喵

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题解(5)

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全部文章（共5篇）

题解 | #异步FIFO#

前言关于FIFO和异步处理我已经写过很多东西了：进阶之路——二进制与格雷码的相互转换模块设计【异步FIFO的一些小事·0】异步FIFO同步化设计【异步FIFO的一些小事·1】空满判断与格雷码【异步FIFO的一些小事·2】异步FIFO中异步走线延时约束的一...

2022-04-07

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题解 | #数据累加输出#

我最后提交的RTL呢，data_out是reg输出的，valid_b不是reg输出，后面也提交了一版valid_b reg输出的代码。既然在累加四次的下一拍valid_b就必须要输出有效，那么可见这个题的核心就在于记录累加次数的计数器，所以我们就先做这个计数器好了： wire hand_...

2022-04-03

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题解 | #编写乘法器求解算法表达式#

题目没什么意思，给的参考波形也有问题，不过可以拓展一点东西。题目编写一个4bit乘法器模块，并例化该乘法器求解c=12*a+5*b，其中输入信号a,b为4bit无符号数，c为输出。注意请不要直接使用*符号实现乘法功能。 module calculation( &n...

verilog

2022-03-28

29 1377

题解 | #同步FIFO#

答案解析最终提交的代码如下： /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, para...

verilog

2022-03-22

46 5959

题解 | #不重叠序列检测#

我的思路比较简单，把输入的data按位置摆放在6bit寄存器的对应位置，从高到低就这么循环摆放，凑够6个数后用6bit寄存器的值去和对应的值比较，比上了就输出match，比不上就输出not_match。循环转的msk信号，对应位置1表示这拍的data放置位置，为什么不使用count呢是因为相比于...

verilog

2022-03-13

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