题意整理
观察时序图需要注意：
l valid_out和data_out是在已存入5个数据且第6个数据到来后产生输出，且每个输入的数据中，低位数据会优先输出，图中第6个输入数据中的高8bit数据f2优先输出；
l 当数据缓存不满足128bit时，不会产生输出valid_out和data_out。
题解主体
要实现24bit数据至128bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据，相当于5个输入数据+第6个输入数据的拼接成一个输出数据，出于对资源的节省以及时序要求，采用120bit的寄存器（data_lock）进行数据缓存。
为什么采用120bit的寄存器进行数据缓存呢？
因为120bit刚好能存储5个24bit输入数据，当第6个数据到了之后，将寄存器内缓存的前5个数据数据和第6个输入数据的高8bit输出，剩下的低16bit在下个时钟周期存入到寄存器中。具体实现方式后面根据代码再解释。
为什么不采用更小bit位宽的寄存器存储而是120bit呢？原因如下：如果数据缓存寄存器的位宽小于128bit，那么寄存器的位宽就必须满足能存下5个输入数据，这样当第6个数据到来时，就直接将输入端的8bit的数据和已缓存的120bit数据，如果寄存器存不下5个输入数据，那么意味着将有1个以上的数据数据没有缓存，那么就会造成数据丢失。
根据时序推演，数据是在第6个、第11个、第16个数据到来之后输出，所以内部设计一个计数器（valid_cnt），用来指示数据接收状态。当检测到valid_in拉高时，valid_cnt加1，valid_cnt在0-15之间循环，valid_cnt复位值是0。当valid_cnt是5或10或15，且valid_in为高时，输出数据，valid_out拉高。
结合时序图，将电路转换成Verilog代码描述如下：
reg [119:0] data_lock ;
reg [3:0] valid_cnt ;
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_cnt <= 'd0;
else if(valid_in)begin
if(valid_cnt == 4'd15)
valid_cnt <= 4'd0;
else
valid_cnt <= valid_cnt + 1'd1;
end
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n) begin
data_lock <= 'd0;
data_out <= 'd0;
end
else if(valid_in)begin
if(valid_cnt == 4'd5)begin
data_lock <= {data_lock[119:16], data_in[15:0]};
data_out <= {data_lock, data_in[23:16]};
end
if(valid_cnt == 4'd10)begin
data_lock <= {data_lock[119:8], data_in[7:0]};
data_out <= {data_lock[111:0], data_in[23:8]};
end
if(valid_cnt == 4'd15)begin
data_lock <= {data_lock[119:24], data_in};
data_out <= {data_lock[103:0], data_in};
end
else
data_lock <= {data_lock[95:0], data_in};
end
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_out <= 'd0;
else if(valid_in && valid_cnt == 4'd5)
valid_out <= 1'd1;
else if(valid_in && valid_cnt == 4'd10)
valid_out <= 1'd1;
else if(valid_in && valid_cnt == 4'd15)
valid_out <= 1'd1;
else
valid_out <= 'd0;
end
请注意以下代码：
else if(valid_in)begin
if(valid_cnt == 4'd5)begin
data_lock <= {data_lock[119:16], data_in[15:0]};
data_out <= {data_lock, data_in[23:16]};
end
if(valid_cnt == 4'd10)begin
data_lock <= {data_lock[119:8], data_in[7:0]};
data_out <= {data_lock[111:0], data_in[23:8]};
end
if(valid_cnt == 4'd15)begin
data_lock <= {data_lock[119:24], data_in};
data_out <= {data_lock[103:0], data_in};
end
else
data_lock <= {data_lock[95:0], data_in};
end
此段代码是整个程序的核心代码。
if(valid_cnt == 4'd5)，此部分代码，描述了第一个128bit的输出过程，以及将为输出的16bit输入数据缓存到寄存器中；
if(valid_cnt == 4'd10)，此部分代码，描述了第二个128bit的输出过程，将{data_lock[111:0], data_in[23:8]}输出，且将未输出的8bit数据缓存进寄存器；
if(valid_cnt == 4'd15)，描述了第三个128bit的输出过程，三个128bit数据正好是24*16，刚好16个输入数据拼成3个输出数据，为1个循环；
else data_lock <= {data_lock[95:0], data_in};
参考答案
`timescale 1ns/1ns
module width_24to128(
input clk ,
input rst_n ,
input valid_in ,
input [23:0] data_in ,
output reg valid_out ,
output reg [127:0] data_out
);
reg [119:0] data_lock ;
reg [3:0] valid_cnt ;
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_cnt <= 'd0;
else if(valid_in)begin
if(valid_cnt == 4'd15)
valid_cnt <= 4'd0;
else
valid_cnt <= valid_cnt + 1'd1;
end
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n) begin
data_lock <= 'd0;
data_out <= 'd0;
end
else if(valid_in)begin
if(valid_cnt == 4'd5)begin
data_lock <= {data_lock[119:16], data_in[15:0]};
data_out <= {data_lock, data_in[23:16]};
end
if(valid_cnt == 4'd10)begin
data_lock <= {data_lock[119:8], data_in[7:0]};
data_out <= {data_lock[111:0], data_in[23:8]};
end
if(valid_cnt == 4'd15)begin
data_lock <= {data_lock[119:24], data_in};
data_out <= {data_lock[103:0], data_in};
end
else
data_lock <= {data_lock[95:0], data_in};
end
end
always @(posedge clk or negedge rst_n ) begin
if(!rst_n)
valid_out <= 'd0;
else if(valid_in && valid_cnt == 4'd5)
valid_out <= 1'd1;
else if(valid_in && valid_cnt == 4'd10)
valid_out <= 1'd1;
else if(valid_in && valid_cnt == 4'd15)
valid_out <= 1'd1;
else
valid_out <= 'd0;
end
endmodule
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