牛客阿芙

分类

1(1) img(4) python学习(4) 杂七杂八(1) 题解(126)

/ 注册

TA的专栏 203篇文章 340人订阅

2024年校招与实习信息汇总

115篇文章 8918人学习

笔试真题公开

45篇文章 7734人学习

校招新资讯

43篇文章 8993人学习

全部文章（共74篇）

题解 | #乘法与位运算#

1、确定题目要求本题考查的是简单的位运算。首先，考虑11111011是什么，其值为251，在乘法运算中可以将其分解为256 -4 -1，那么为什么是减去4和1呢因为它们分别对应8‘b100和8’b1。在位运算中，2的整数倍运算可以直接使用移...

Verilog

2022-03-26

19 1312

题解 | #求最小公倍数#

解题思路：题目要求求解两个数的最小公倍数，而最小公倍数可以通过两个数的乘积除以两个数的最小公约数得到。乘法是容易计算的，所以问题变成如何求解最大公约数。可以采用辗转相减法求解，例如：两个自然数35和...

Verilog

2022-03-26

12 1714

题解 | #串行进位加法器#

实现串行进位全加器可将4个全加器串行相连，实现四位数串行进位加法器。原理图如下：根据原理图，可得Verilog代码描述如下： module add_4( input &...

Verilog

2022-03-26

2 783

题解 | #全加器#

实现全加器① 根据全加器的功能，可列出功能表如下：输入输出 A ...

Verilog

2022-03-26

2 496

题解 | #序列检测器（Moore型）#

题解主体有限状态机简写为FSM（Finite State Machine），主要分为2大类：第一类，输出只和状态有关而与输入无关，则称为Moore状态机；第二类，输出不仅和状态有关而且和输入有关系，则称为Mealy状态机。 &...

Verilog

2022-03-26

3 855

题解 | #脉冲同步器（快到慢）#

上图中最左端的数据选择器和寄存器，组成了快时钟域下的翻转电路；中间的两个寄存器是两级同步器；最后一个寄存器和异或门组成边沿检测电路。根据电路设计，Verilog代码描述如下： reg Q_sig_a; always&nbs...

Verilog

2022-03-26

8 2003

题解 | #同步FIFO#

1 题意整理本题要求实现同步FIFO，FIFO的位宽和深度可配置。 2 题解主体设计FIFO的时候一般需要考虑的有两点： 1. FIFO的大小&nbs...

Verilog

2022-03-26

9 1595

题解 | #超前进位加法器#

题解思路 1、确定题目要求一级加法器进位信号如下这里‘+’ ‘·’符号不是‘加’和‘乘’，是‘或’和 ‘与’ 则4级可以表示为如下，这里P和G是传播信号和生成信号： ...

Verilog

2022-03-26

6 2108

题解 | #任意奇数倍时钟分频#

解题思路：题目要求实现任意奇数倍数的分频，实现分频的基本方法是采用计数器，使用输入时钟信号驱动计数器。例如实现偶数倍的n分频时，每当计数器从0计数到n/2 - 1时，输出时钟信号跳变，同时计数器归零从新开始计数。题目要求的是奇数倍分频...

Verilog

2022-03-26

6 1562

题解 | #状态机与时钟分频#

题解思路 1、确定题目要求首先考虑输入输出，作为分频电路，有一个时钟输入端，clk,输出端div3,再加一个复位端（这里不加也可）所以输入 clk,rst输出 clk_out再考虑状态转换的问题。4分频占空比0.25，可以为0100或1000都行。 ...

Verilog

2022-03-26

0 637