题解 | #含有无关项的序列检测#

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	);

	reg [8:0] data_reg;
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n) begin
			data_reg <= 9'd0;
		end
		else begin
			data_reg <= {data_reg[7:0],a};
		end
	end
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n) begin
			match <= 1'b0;
		end
		else begin
			match <= (data_reg[8:6]==3'b011) & (data_reg[2:0]==3'b110);
		end
	end
  
endmodule