题解 | #根据RTL图编写Verilog程序#

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//	根据 RTL 图编写 Verilog程序
`timescale 1ns/1ns
module RTL(
	input clk,
	input rst_n,
	input data_in,
	output reg data_out
	);
reg		data_q0;	//	d触发器
wire	q1;			//	与逻辑

always@(posedge clk or negedge rst_n)	begin
	if(!rst_n)
		data_q0		<= 1'b0;
	else
		data_q0		<= data_in;
end

assign	q1	= ~data_q0 & data_in;

always@(posedge clk or negedge rst_n)	begin
	if(!rst_n)
		data_out	<= 1'b0;
	else
		data_out	<= q1;
end

endmodule