旺盛的生命

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全部文章（共12篇）

题解 | #编写乘法器求解算法表达式#

// 因为受时钟控制，所以输出延迟输入一个clk，要有这个概念。 // // 编写乘法器求解 `timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] ...

2024-03-27

0 183

题解 | #根据RTL图编写Verilog程序#

// // 根据 RTL 图编写 Verilog程序 `timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_q0; // d触发器 wir...

2024-03-06

0 286

题解 | #求最小公倍数#

// // 最小公倍数，最大公约数 module lcm#( parameter DATA_W = 8) ( input [DATA_W-1:0] A, // 输入2个无符号数 input [DATA_W-1:0] B, input vld_in, // 有效输入 input rs...

2024-03-06

1 236

题解 | #异步复位同步释放#

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); reg rst_n0, rst_n1; // 异步复位，同步释放 //*************code***...

2024-03-05

0 225

题解 | #串行进位加法器#

// // 串行进位加法器，4位进位加法器 `timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , ...

2024-03-05

0 226

题解 | #串行进位加法器#

// // 串行进位加法器，4位进位加法器 `timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , ...

2024-03-05

0 279

题解 | #全加器#

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire ...

2024-03-04

0 128

题解 | #序列检测器（Moore型）#

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg ...

2024-03-04

0 319

题解 | #同步FIFO#

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, pa...

2024-03-04

0 209

题解 | #状态机与时钟分频#

// // 状态机与时钟分频 `timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); // reg clk_2, clk_4; reg [3:0] state,...

2024-03-03

0 198