这道题的意思就是要求在时序逻辑中实现，而且这个题是时钟下降沿有效。答案区的很多回答都没有加上时序，本质上是钻了网站检验答案的空子，并没有真正的解出这道题。
大小端转换就是将数据翻转，高位放到低位，低位放到高位。
当然，这道题的意思含糊不清，而且用下降沿时钟完全是nt，出题人全锅跑不了
四个输入：
1、时钟信号clk
2、复位信号rst_n
3、四位输入a
4、四位输入b
两个输出：
1、4位输出c
2、4位输出d

题干中要求使用函数体，Verilog函数的表示方法如下： 
function [x:y] 函数名;
    输入变量
    其他语句
endfunction
以此题为例：function函数为： 
function [3:0] yiwei;
    input [3:0] a;
        integer i;
        for(i = 0; i <= 3; i=i+1)
            begin:xunhuan
                yiwei[i] = a[3-i];
            end
endfunction
integer是整型变量。它最大的作用是，与for连用声明循环变量i。注意：function内部是不需要begin-end的，这个例子中，只有在for循环中使用了for循环要求的begin-end，function下是没有begin的.
function没有输出，调用它非常简单，具体形式如下： 
           c_reg <= yiwei(a);
           d_reg <= yiwei(b);
这道题的代码其实并不难，具体如下： 
`timescale 1ns/1ns
module function_mod(
    input clk,
    input rst_n,
    input [3:0]a,
    input [3:0]b,
     
    output [3:0]c,
    output [3:0]d
);
 
    reg [4:0] c_reg;
    reg [4:0] d_reg;
     
function [3:0] yiwei;
    input [3:0] a;
        integer i;
        for(i = 0; i <= 3; i=i+1)
            begin:xunhuan
                yiwei[i] = a[3-i];
            end
endfunction
                     
    always@(negedge clk or negedge rst_n)
    if(rst_n == 1'b0)
        begin
            c_reg <=4'd0;
            d_reg <=4'd0;
        end
    else
        begin
           c_reg <= yiwei(a);
           d_reg <= yiwei(b);   
        end
 
assign c = c_reg;
assign d = d_reg;
     
     
endmodule