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verilog写题笔记

17篇文章 1548人学习

全部文章（共17篇）

Verilog写题笔记 | #状态机与时钟分频#

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// reg [1:0] cnt; reg ...

2023-04-09

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Verilog写题笔记--------#并串转换# 来自专栏

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //********...

2023-04-04

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verilog写题笔记26-------含有无关项的序列检测来自专栏

3个输入： 1、时钟信号clk 2、复位信号rst_n 3、串行数据a 一个输出检测合格标志位match 这个题跟上一道题没有任何区别，有无关项那我们就在判断的时候不判断无关项就好了。移位储存并检测的方法是一样的，这个题直接上代码了，如果不理解可以看我上一道题的...

2022-09-13

0 448

Verilog写题笔记25--- #输入序列连续的序列检测# 来自专栏

三个输入： 1、时钟信号clk 2、复位信号rst_n 3、串行信号a 一个输出：标志信号match 序列检测也是一个经典的Verilog编程套路，它最主要的作用是用在串行信号的接收上。a在很多情况下是一个串行信号，然后检测输入的信号，如果输入信号是我们要的信号...

2022-09-12

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Verilog写题笔记24----------边沿检测来自专栏

三个输入： 1、时钟信号clk 2、复位信号rst_n 3、数据信号a 两个输出： 1、上升沿指示信号：rise 2、下降沿指示信号：down 边沿检测也是一个经典的Verilog编程套路：利用非延时检测延一拍的特性找到变换的上升或下降沿。Verilog中存...

2022-09-11

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Verilog写题笔记23------------- #ROM的简单实现#

这个题没有说清楚：在时钟的下降沿，模块也要输出信号data。造成了我最开始一直报错，等到我发现问题在这里以后，内心奔腾而过........ 三个输入： 1、时钟信号clk 2、复位信号rst_n 3、地址信号addr 一个输出：数据信号data 不要被这个...

2022-09-09

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Verilog写题笔记22-------根据状态转移图实现时序电路# 来自专栏

三个输入： 1、时钟信号clk 2、复位信号rst_n 3、控制信号C 一个输出 4、状态机输出Y 这道题考的其实是数电知识，只要将状态转换图化成状态表，我们就会发现这道题与上一道题的思路是完全一样的，都是编译一个状态机，编译方法我在上一道题的帖子中已经讲过，这里...

2022-09-06

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verilog写题笔记21---根据状态转移表实现时序电路

我没有写组合逻辑部分，因为纯组合逻辑在FPGA几乎不会用到，把大量的时间浪费在那里得不偿失。脱离时序谈FPGA，就像脱离深度负反馈谈运放，有意义，但不大。写状态机是一个经典的套路题，只要记住套路，写状态机非常简单。 3个输入： 1、控制信号A 2、时钟信号clk 3、...

2022-09-05

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Verilog写题笔记10------使用函数实现数据大小端转换

这道题的意思就是要求在时序逻辑中实现，而且这个题是时钟下降沿有效。答案区的很多回答都没有加上时序，本质上是钻了网站检验答案的空子，并没有真正的解出这道题。大小端转换就是将数据翻转，高位放到低位，低位放到高位。当然，这道题的意思含糊不清，而且用下降沿时钟完全是nt，出题人全锅跑不了 ...

2022-09-05

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Verilog写题笔记9--使用子模块实现三输入数的大小比较来自专栏

这个题是第一道分子模块的题目：子模块有四个输入： 1、时钟信号clk 2、复位信号rst_n 3、8位数据a 4、8位数据b 一个输出： 8位数据c 子模块要完成的任务是两个数比大小，这几乎没有难度，也没什么好说的，直接把代码放出来： modul...

2022-08-31

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