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verilog写题笔记

17篇文章 1548人学习

全部文章（共17篇）

verilog写题笔记--用generate.for语句简化来自专栏

这个题的主要目的是考察Verilog语句中的 generate---for循环结构。首先generate---for结构和普通的for结构并没有什么本质的差别。它两最后综合出来的逻辑图也是相同的，但我在这里还是推荐将所有的循环结构都写成generate--for结构，因为generate--...

2022-08-27

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verilog写题笔记7-------- #求两个数的差值# 来自专栏

四个输入： 1、时钟信号clk 2、复位信号rst_n 3、8位输入数据a 4、8位输入数据b 一个输出： 9位输出c 这个题没有任何难度，不多赘述，把代码放在这里。 `timescale 1ns/1ns module data_mi...

2022-08-26

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verilog写题笔记6------- #多功能数据处理器# 来自专栏

五个输入： 1、时钟信号clk 2、复位信号rst_n 3、8位有符号数据信号a 4、8位有符号数据信号b 5、控制信号select 一个输出： 9位有符号数据信号c 先插一个题外话：题目的输入输出使用了关键字signed。Verilog中的wire型...

2022-08-25

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Verilog写题笔记5----------#位拆分与运算# 来自专栏

有四个输入： 1、时钟信号clk 2、复位信号rst 3、16位数据信号d 4、控制信号sel 两个输出： 1、5位结果输出out 2、输出标志信号valid_out 这个题的意思是这样的：如果sel为0，模块不输出out，并将valid_out拉低表...

2022-08-23

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Verilog写题笔记4-------- #移位运算与乘法# 来自专栏

输入有三个： 1、8位数据d 2、时钟clk 3、复位信号rst 输出有两个： 1、输出指示input_grant 2、10位输出数据out 题意是这样的：在每个时钟上升沿，输出d的1倍，3倍，7倍和8倍结果，同时在输出1倍结果时，同时将input_...

2022-08-22

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Verilog写题笔记3------| #奇偶校验# 来自专栏

题目有两个输入： 1、32位数据bus 2、奇偶检验选择sel 题干其实说的很不好理解，意思是这样的：首先判断bus的奇偶性。sel为1（奇校验）时，若bus为偶，check输出1，目的是让bus变成奇数；若bus为奇，则check输出0。同理，sel为0（偶校验）时，若b...

2022-08-21

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Verilog写题笔记2---- #异步复位的串联T触发器# 来自专栏

正常的T触发器，有三个输入： 1、clk：时钟信号。 2、rst：复位信号。 3、data：控制信号。一个输入：0或1。其运算过程如下：在每个时钟clk上升沿：如果data为1，输出为上一次输出取反，data若为0，则输出仍为上一次输出。例如：在第一...

2022-08-21

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