四个输入：
1、时钟信号clk
2、复位信号rst_n
3、8位输入数据a
4、8位输入数据b
一个输出：
9位输出c
这个题没有任何难度，不多赘述，把代码放在这里。 
`timescale 1ns/1ns
module data_minus(
	input clk,
	input rst_n,
	input [7:0]a,
	input [7:0]b,

	output  reg [8:0]c
);
    
always@(posedge clk or negedge rst_n)
	if(rst_n == 1'b0)
		c <= 9'd0;
	else if(a > b)
		c <= a - b;
	else
		c <= b - a;
    
endmodule