读书不觉已春深

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题解(62)

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全部文章（共2篇）

题解 | #多bit MUX同步器# 来自专栏

简析输入：data_in, data_en 输出：dataout data_in：数据输入；data_en：输入数据有效；dataout数据输出。输入数据暂存在data_reg中，使能信号data_en用打两拍的方式跨时钟域传输到时钟域B，最后data_out根据使能信号更新数据。...

verilog

2022-04-08

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题解 | #根据RTL图编写Verilog程序#

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; wire data_in_pos; always @(po...

verilog

2022-04-01

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