菜鸟要飞翔

分类

/ 注册

全部文章（共19篇）

题解 | #输入序列不连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); //独热码 parameter s0 = 4'b00...

2023-05-08

0 302

题解 | #含有无关项的序列检测#

序列检测和上一道题大差不差除了最后判断是否为序列是否为目标序列时用了按位比较法，即比较高三位和第三位其他几乎和上一题一致。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output r...

2023-05-07

0 218

题解 | #输入序列连续的序列检测#

题目名称：序列检测题解：就个人理解而言，输入一连串bit数，从这些bit中检测题目指出的序列。题目相对来说很好理解，解题的关键在于如何每到来一个bit，检测一次；检测顺序：前八个bit检测一次，与目标序列不一致，match输出为低；然后检测第二个到第九个共8bit，是否与目标一直，若一致，则matc...

2023-05-07

1 325

题解 | #不重叠序列检测#

FSM；六个状态，s0,s1,s2,s3,s4,s5;一个计数器cnt，从0计数到5；状态转移条件按照题意011100决定；计数器为0时进入s0状态，计数器为5时，判断状态是否在s5，是就是想要的序列，否则不是。 /******************************************...

2023-04-28

0 282

题解 | #含有无关项的序列检测#

含有无关项的序列检测，相对于固定序列，判断时，按位判断即可满足组题意。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] r_a...

2023-04-27

0 201

题解 | #边沿检测#

边沿检测，缓存了两次在做边沿检测测试用例就过不了。唯一需要注意的就是寄存一次后，在上升沿或者下降沿到来的时候，是寄存的为低电平还是输入的为低电平。比如检测上升沿：a和reg_a都是一直为低电平，当上升沿来临时，在这个时钟周期内，a变成了高电平，所以检测上升沿就是rise = a & ~re...

2023-04-26

1 469

题解 | #ROM的简单实现#

单端口rom，同步rom，存好数据在rom中，比如mif文件，通过地址读取rom中的数据 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3...

2023-04-26

2 318

题解 | #根据状态转移图实现时序电路#

三段式FSM 第一段：把次态给现态第二段：组合逻辑，设置各个状态之间的转移条件第三段：时序逻辑，每个状态下输出问题，该题目第三段状态机用时序逻辑提示错误，仿真不对，为什么啊？ `timescale 1ns/1ns module seq_circuit( input ...

2023-04-26

4 318

题解 | #根据状态转移表实现时序电路#

FSM的运用FSM分为摩尔型FSM和米莉型FSM；他俩啥区别啊！简单地说就是前者的输出只与此时的状态有关，后者的输出不仅与此时的状态有关还与输入有关；写FSM分为一段式，两段式，三段式，四段式。反而感觉四段式FSM更好理解呐每个状态具体干啥就得看题目要求了；最好用localparam对每个状态命好名...

2023-04-25

1 340

题解 | #4位数值比较器电路#

用的移位操作和拼接符，定义个无符号数，把输入通过移位和拼接转为无符号的数后再比较。 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire...

2023-04-24

1 488