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题解(4)

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全部文章（共4篇）

题解 | #Johnson Counter#

用状态机来做 `timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); parame...

2022-04-07

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题解 | #多bit MUX同步器#

用计数器来做当data_en=1时开始计数，当计数3次时，将输入数据data_in在clk_a时钟域内传递给临时存储器data，然后再clk_b的时钟域内将临时存储器data的值传递给输出dataout `timescale 1ns/1ns module mux( input clk_...

2022-04-07

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题解 | #边沿检测#

看了其他的题解发现没人用全等号（===）来做的，我来写一个题解，答案如下： `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ...

veriolg

2022-04-02

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题解 | #四选一多路器#

1。考虑本题优先编码器真值表中由0出现的位置来给出输出结果Y的值； 2.由于module里面Y_n为reg类型所以用时序逻辑电路设计； 3.有三种方法可以满足设计要求：一.用case语句；二.用if语句；三.用条件赋值语句；由于case语句和if语句方法已有给出答案，这里我用条件赋值语句来做，答案...

2022-03-13

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