静态时序分析的作用
这篇文章内容来源于《Xilinx FPGA 权威设计指南》
（1）一个设计是由单元和网络的互连组成的。
（2）一个器件的性能由构成设计单元的延迟决定，它可以通过静态时序分析（Static Timing Analysis，STA）验证。
（3）在STA中，设计元器件的功能显得并不重要。
（4）对于设计中的元器件，都需要花费时间执行它的功能。
对于一个LUT：存在从它的输入到输出的传播延时。
对于一个网络：存在从驱动器到接收器的传播延时。
对于一个触发器：在它的采样点周围的一个时间内要求有稳定的数据。（建立时间保持时间）

（5） 延迟取决于下面的因素：
 由FPGA的组件和设计实现决定：元素的物理特性（构成结构）、对象的位置（一个对象相对于其他对象的位置）
 环境因素：器件处理的工艺、单元上的电压和温度
（6） 在STA时，使用合适的拐点的特性化延时。
在FPGA设计中，STA的必要性体现在：
 很多FPGA的实现过程基于时序驱动。例如，综合器用于电路的结构；布局器用于优化单元的位置和布线器用于选择布线的元素。
 必须对工具进行约束，以确定所期望的性能目标。
 在设计的过程中STA，然后生成报告。
 STA确定最终的设计是否提供了所期待的功能。

一个静态时序路径：
（1）开始于一个时钟控制的元素；
（2）经过任意个数的组合元素和互连这些元素的网络；
（3）结束于一个时钟控制的元素。
其中时钟控制的元素：触发器、块RAM、DSP切片等
组合元素包括：LUT、宽的多路复用器MUX和进位链等。