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全部文章 / FPGA （共23篇）

入门Verilog---赋值和各种运算符小结

入门Verilog—赋值和各种运算符小结第一次写博客，想要把入门FPGA的一些总结记录下来。如果能对你有帮助，那是最好不过了，哈哈哈。以下很多内容都是借鉴书籍《Xilinx FPGA开发实用教程》而得。主要包括连续赋值语句、过程赋值，以及这两者的区别，如果不加以区分，写出来的代码是会有bug的（...

2022-01-15

0 877

Verilog中分频数的计算

才开始学Verilog的时候不知道分频是怎么计算的，经过一段时间的学习后，总结如下，如有错误，请大家指正~ 例如：系统频率为50M，要控制LED，系统频率太高，直接使用系统频率，人眼将无法看到灯的亮灭；因此要进行分频。那么分频数怎么求呢？因为人眼所能看到灯光的闪烁最大频率是30-50Hz，所以低于...

2022-01-15

0 772

利用分频和计数器实现LED1ms翻转1次

/*led每1秒翻转一次，周期为2s，系统时钟频率是50M,（1/50M）20ns为一个周期*/ /*方法一：通过分频来实现*/ `timescale 1ns / 1ps module LED_1( input clk, input Rst_n, output reg led ); reg [31...

2022-01-15

0 379

用分频和计数器两种方法实现LED每隔1ms亮一次，每隔0.8ms灭

/*需要实现的功能：LED亮1ms，灭0.8ms；默认系统频率为50MHz，那么周期就20ns*/ /*方法一：利用计数器*/ `timescale 1ns / 1ps module LED_2( input clk, input Rst_n, output reg led ); reg [1...

2022-01-15

0 488

寄存器、锁存器和触发器的区别与联系

先来一个小结：触发器构成寄存器（有时钟；通常为边沿D触发器，数据先有效，控制信号后有效）。锁存器由钟控D触发器（无时钟；控制信号先有效，数据后有效；由于不锁存数据的时候输出随输入变化而变化，输出有毛刺，在FPGA中尽量避免使用）。本文参考了以下链接：链接1 链接2 链接3 链接4 链接5 ...

2022-01-15

0 1571

关于状态机（一、二、三段式）描写的原理、模板及小梅哥课字符串Hello检测状态机的总结及拓展

1、原理状态机全称是有限状态机（Finite State Machine，FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。这里将学习状态机的相关概念并使用状态机实现特定字符串的检测。理解一段式、二段式以及三段式状态机的区别以及优缺点。 Mealy状态机（与输入和当前状...

2022-01-15

1 2015

vivado中fifo ipcore的empty和dout输出特征

今天写整形模块的时候想要用fifo的empty信号，所以研究一下empty的信号特征：（1）复位的时候（低电平有效，即为0），empty线是红色的，代表既不是0也不是1，复位信号无效（即为1）且尚未有数据输入的时候，empty为1；（2） Empty啥时候变为0呢？当第一组数据输入完成时emp...

2022-01-15

0 771

全加器卡诺图合并0再求反，为啥不是直接圈1呢？

今天看《数字电子技术基础》看到全加器卡诺图合并0再求反，心理想为啥不是直接圈1呢？ 1、首先，关于卡诺图中圈0和圈1化简： ****************** 2、其次，看下图及笔记，其实全加器圈0再取反和圈1都可以，要看题目要求，有可能人家题目就是想要在最后取反一下（圈0）。 *****...

2022-01-15

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if else 语句是有优先级的

下午验证时间模块time_value时深刻体会到了if else 语句是有优先级的。（1）正确的情况正确现象： count在count_start为1的时候，每来一个时钟就自动加1，加到20的时候就清零从头开始加，ma_r则在count值为20的时候加1. 正确代码在这里插入代码片alway...

2022-01-15

0 594

仿真时所有信号的波形都是高阻态或者一片空白怎么解决？

今天在测试模块功能的时候出现这样的一个现象：我点击“Run simulation”，Vivado能够不报错，但是得到的结果确是所有的信号都是蓝色的，时钟也没有出现。我回头检查了好几遍，我的testbench，和之前写的没有差别，后面发现我只把Design source中我想要仿真的文件设置为顶层了，...

2022-01-15

0 855