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全部文章 / FPGA （共23篇）

读书笔记《计算机体系结构设计》---总线结构

因为本科没有学过计算机体系结构相关课程，但是项目经常涉及这方面的知识，现在开始打卡学习《计算机体系结构设计》，不定期的把学习的心得体会分享出来。 1、总线内容概述： 2、例题例题1（重要）：某64位的CPU，使用时钟频率为100MHz的32位数据总线，若总线传输包含4个时钟周期，求总线的最大数据...

2022-01-15

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计算机体系结构设计---指令的基本概念和基本指令

2022-01-15

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Window10下Hyper-V的安装、虚拟机的添加以及Ubuntu18的安装教程

1Hyper-V的安装 2虚拟机的添加 3Ubuntu18的安装 1、Hyper-V的安装（1）打开控制面板，找到程序与功能，选中“启动或关闭Windows功能”，如下图所示：（2）如下图所示，选中Hyper-V （3）重启电脑即可 2、虚拟机的添加（1）重启后在搜索处，直接搜索H...

2022-01-15

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FPGA中静态时序分析的作用

静态时序分析的作用这篇文章内容来源于《Xilinx FPGA 权威设计指南》（1）一个设计是由单元和网络的互连组成的。（2）一个器件的性能由构成设计单元的延迟决定，它可以通过静态时序分析（Static Timing Analysis，STA）验证。（3）在STA中，设计元器件的功能显得并不重...

2022-01-15

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MLVDS和RS485的特性

RS485是怎么测试的：通过VIO模拟REN、DE、tx的数据，观察rx收到什么。得到的结论如下： MLVDS同理：也是通过VIO模拟REN、DE、tx的数据，观察rx收到什么

2022-01-15

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VIVADO中约束文件怎么写

约束文件怎么写： Vivado中的xdc是基于Synopsys的设计约束（SDC），同时也是Xilinx专有的物理约束。我这次主要用到时钟约束和引脚约束，两者都有文本设置和GUI设置。具体的实现过程，可以看《Xilinx FPGA权威设置指南》时钟约束和I/O管脚约束：（1）时钟约束 set_...

2022-01-15

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阻塞赋值和非阻塞赋值的深度理解

1、先看看常问的问题 1.1简单叙述阻塞赋值和非阻塞赋值的区别： (1)阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。在同一个块中，非阻塞赋值表达式的书写顺序不影响赋值的结果。硬件没有对应的电路。（要点为串行，立即生效）（2）非阻塞赋值（<...

2022-01-15

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ASIC和FPGA基本开发流程及其详细解释

一、ASIC基本开发流程详细解释详细解释来源于**《高级ASIC芯片综合》** 1、综合：从RTL级到门级网表的转换，综合工具：Synopsys 的DC（design compiler），DC内建静态时序分析机，可以进行模块级静态时序分析。 2、静态时序分析工具：Synopsys 的Prime...

2022-01-15

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当VIVADO中时序报告中的建立时间和保持时间不对的时候，应该如何修改呢？

1、首先要学会看vivado中的时序报告 Vivado时序报告中涉及到的参数： 1）setup建立 WNS（Worst negative Slack）：最坏负松弛，所有时序路径上的最坏松弛，用于分析最大延迟。WNS为负数的时候表示有问题，为正时表示没有冲突。 TNS(Total Negative ...

2022-01-15

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Vivado调试工程心得

调试心得：1、vivado中implement的时候报错显示多驱动的时候，可能是在多个always块中对同一个变量赋值。 2、时序报错的时候，出来垮时钟域需要set false，不进行静态时序分析外，差分时钟中也需要set false，具体如下：约束文件里加以下语句时序报告就是对的了。...

2022-01-15

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