fifo是一种先入先出的数据缓冲器，有一个写端口（din、wr_en）和一个读端口（rout、rd_en）；写端口会输出空满标志。同步fifo相对于异步fifo而言，其好处在于读时钟和写时钟为同一个时钟，不需要对地址进行跨时钟域，可以直接就读地址和写地址进行加减。
1、同步fifo解析
从图中可以看到同步fifo分为读端口和写端口，两边均由三部分组成：写或读控制、写或读地址和状态生成
（1）读控制（ren）、写控制（wen）的生成：当外部输入的wr_en=1且full=0时，也就是外部让你写且你的fifo现在没有写满的情况下，你就可以对fifo进行写操作。用verilog表示即为
wen=!full&&wr_en;
读控制同理：ren=(!empty)&&rd_en;
（2）读地址（raddr）、写地址（waddr）
这块比较简单，时钟上升沿到来了且读使能（ren）或者写使能（wen）有效，读地址（读指针）+1或者写地址（写指针）+1；
对应到verilog代码为：
always@(posedge clk)
if(reset)
waddr<=5’b0;
else if(wen)
waddr<=waddr+1;
always@(posedge clk)
if(reset)
raddr<=5’b0;
else if(ren)
raddr<=raddr+1;
（3） 根据地址计算wr_gap,判断full、almost_full;根据rd_gap判断empty、almost_empty；
always@(*)
if(waddr[4]^raddr[4])
wr_gap=raddr[3:0]-waddr[3:0];
else wr_gap=FIFO_DEEP+rd_addr-waddr;
//almost_full产生
always@(posedge clk )
if(reset)
almost_full<=1’b0;
else if(wr_gap<ALMOST_FULL_GAP&&wr_gap>0)
almost_full<=1’b1;
else almost_full<=1’b0;
//full信号产生
always@(posedge clk)
if(reset)
full<=1’b0;
else if(wr_gap==1&&wen)
full<=1’b1;
else full<=1’b0;
（4）wr_gap和rd_gap的计算
我个人觉得容易混淆的是wr_gap和rd_gap的计算。因为fifo是回卷的，所以会出现一个现象当读指针或者写指针指向同一个地址的时候，既可能是空也可能是满。Wr_gap其实质是计算fifo中还有多少个地址是没有数据的，是空的，这样才知道自己啥时候能够写满。因此其计算公式为读地址-写地址；因为有回卷的情况，所以wr_gap的计算需要分情况，这点可以自己画图。Rd_gap其实质是看还有多个个数据读出后就能够读空，所以计算的是fifo中还有多少个数据。
对应的verilog代码如下：
//wr_gap间隔计算
always@()
if(waddr[4]^raddr[4])
wr_gap=raddr[3:0]-waddr[3:0];
else wr_gap=FIFO_DEEP+rd_addr-waddr;
//计算rd_gap
always@()
rd_gap=waddr-raddr;
rd_gap也可以直接用fifo的深度减去wr_gap。
2、完整代码
(1)
module syn_fifo(
input clk,
input reset,
//fifo write
input wr_en,
input [15:0]wr_data,
output reg full,
output reg almost_full,
//fifo read
input rd_en,
output [15:0]rd_data,
output reg empty,
output reg almost_empty
);
parameter FIFO_DEEP=16;
parameter ALMOST_EMPTY_GAP=3;
parameter ALMOST_FULL_GAP=3;
wire [3:0]rd_addr;
wire [3:0]wr_addr;
reg [3:0]wr_gap;
reg [3:0]rd_gap;
reg [4:0]waddr; //拓展一位，最高位用来判断读写指针是否在同一轮
reg [4:0]raddr;
wire wen;
wire ren;
assign wen=!full&&wr_en;
always@(posedge clk)
if(reset)
waddr<=5'b0;
else if(wen)
waddr<=waddr+1;
//间隔计算
always@(*)
if(waddr[4]^raddr[4])
wr_gap=raddr[3:0]-waddr[3:0];
else wr_gap=FIFO_DEEP+rd_addr-waddr;
//almost_full产生
always@(posedge clk )
if(reset)
almost_full<=1'b0;
else if(wr_gap<ALMOST_FULL_GAP&&wr_gap>0)
almost_full<=1'b1;
else almost_full<=1'b0;
//full信号产生
always@(posedge clk)
if(reset)
full<=1'b0;
else if(wr_gap==1&&wen)
full<=1'b1;
else full<=1'b0;
//1、读控制
assign ren=(!empty)&&rd_en;
always@(posedge clk)
if(reset)
raddr<=5'b0;
else if(ren)
raddr<=raddr+1;
//计算rd_gap
always@(*)
rd_gap=waddr-raddr;
//almost_empty
always@(posedge clk)
if(reset)
almost_empty<=1'b0;
else if(rd_gap<ALMOST_EMPTY_GAP)
almost_empty<=1'b1;
else almost_empty<=1'b0;
//empty
always@(posedge clk)
if(reset)
empty<=1'b0;
else if(rd_gap==1&&ren)
empty<=1'b1;
else empty<=1'b0;
assign wr_addr=waddr[3:0];
assign rd_addr=raddr[3:0];
blk_mem_gen_0 your_instance_name (
.clka(clk), // input wire clka
.wea(wen), // input wire [0 : 0] wea
.addra(wr_addr), // input wire [3 : 0] addra
.dina(wr_data), // input wire [15 : 0] dina
.douta(), // output wire [15 : 0] douta
.clkb(clk), // input wire clkb
.web(), // input wire [0 : 0] web
.addrb(rd_addr), // input wire [3 : 0] addrb
.dinb(), // input wire [15 : 0] dinb
.doutb(rd_data) // output wire [15 : 0] doutb
);
endmodule
BRAM：
（2）仿真文件：
module syn_fifo_tst2();
reg clk ;
reg reset ;
reg wr_en ;
reg [15:0] wr_data ;
reg rd_en ;
wire [15:0]rd_data ;
wire empty ;
wire almost_empty ;
wire full ;
wire almost_full ;
syn_fifo U_syn_fifo(
.clk (clk ),
.reset (reset ),
.wr_en (wr_en ),
.wr_data (wr_data ),
.rd_en (rd_en ),
.rd_data (rd_data ),
.empty (empty ),
.almost_empty (almost_empty ),
.full (full ),
.almost_full (almost_full )
);
initial
begin
clk=1;
reset=1;
wr_data=0;
rd_en=0;
wr_en=0;
#20
reset=0;
// #20;
wr_en=1;
#20 wr_data=1;//写使能后需要隔至少一个时钟周期再给数据，如果直接给数据，这个数据是读不出来的。
#20 wr_data=1;
#20 wr_data=2;
#20 wr_data=3;
#20 wr_data=4;
#20 wr_data=5;
#20
rd_en=1;
wr_data=6;
#20 wr_data=7;
#20 wr_data=8;
#20 wr_data=9;
#20 wr_data=10;
#20 wr_data=11;
#20 wr_data=12;
#20 wr_data=13;
#20 wr_data=14;
#20 wr_data=15;
#20 wr_en=0;
# 40 rd_en=0;
end
always #10 clk=~clk;
endmodule
写仿真文件的时候需要特别注意，我这个是用的xilinx中BRAM搭建的fifo，他有一个特性：写使能后需要隔至少一个时钟周期再给数据，如果直接给数据，这个数据是读不出来的。
(3)现象
如果您看到有什么问题，欢迎批评指正！
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