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Verilog/VHDL刷题笔记(46)
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(共4篇)
题解 | #使用子模块实现三输入数的大小比较#
易错总结:这里很多习惯于软件思维的人写代码会只例化2次子模块,是将a,b比较之后的结果min_ab与c进行比较,进而得到min_abc。 但是这样是错误的,因为当min_ab与c比较时,是上一时刻a,b的最小值与此时c的值比较,也就是拍数上是差一拍的,因此做不到比较同一拍下的a,b,c。 理解HDL...
2022-03-19
98
1150
题解 | #异步复位的串联T触发器#
来自专栏
题目: 分析:做题之前首先需要知道T触发器的特点:输入为1时,输出进行翻转。 另外需要注意异步复位。 `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code...
verilog
2022-03-08
25
1597
题解 | #四选一多路器#
来自专栏
分析: 输出不能用reg型,但是可以使用中间变量呀。四选一可以优先使用解码器常用的case方式。 `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //***...
verilog
2022-03-08
74
6943
题解 | #汽水瓶#
来自专栏
while True: try: num = eval(input()) if num: # print(num // 3 +(num // 3 + num % 3)//2) print(num //2) ...
2021-06-07
4
633