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全部文章 / 题解（共17篇）

题解 | #任意奇数倍时钟分频#

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, ...

2022-03-31

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题解 | #使用握手信号实现跨时钟域数据传输#

//兄弟们，我发现这个牛客平台的自仿真平台是真的有毒，下面这个代码我modelsim仿真没问题，这就不对了，吐了吐了 `timescale 1ns/1ns module data_driver( input clk_a, i...

2022-03-29

0 452

题解 | #根据RTL图编写Verilog程序#

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, out...

2022-03-29

0 314

题解 | #游戏机计费程序#

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 ...

2022-03-15

0 346

题解 | #单端口RAM#

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, ...

2022-03-15

1 395

题解 | #根据状态转移写状态机-三段式#

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , ...

2022-03-14

0 401

题解 | #状态机-重叠序列检测#

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , &...

2022-03-14

0 408

题解 | #状态机-非重叠的序列检测#

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , &...

2022-03-14

0 327

题解 | #整数倍数据位宽转换8to16#

`timescale 1ns/1ns module width_8to16( input &nb...

2022-03-13

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题解 | #输入序列不连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, &...

2022-03-12

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