牛客阿芙
牛客阿芙
全部文章
题解
1(1)
img(4)
python学习(4)
杂七杂八(1)
归档
标签
去牛客网
登录
/
注册
牛客阿芙的博客
全部文章
/ 题解
(共117篇)
题解 | #优先编码器Ⅰ#
题意整理 ①本题要求根据编码器的功能表设计编码器电路。 由功能表分析可得出,电路的输入端口是:EI、I[7:0],输出端口是:Y[2:0]、GS、EO。 题解主体 ①优先编码器Ⅰ 分析编码器的功能表: 当El=1时,编码器工作:而当E1=0时,禁止编码器工作,此时...
Verilog
2022-03-03
10
1436
题解 | #用优先编码器①实现键盘编码电路#
题意整理 ②用此编码器实现键盘的编码电路。 注意:编码器的输出是低电平有效,而键盘编码电路输出的是正常的8421BCD码,是高电平有效。 编码器的输入端是9个,键盘共10个按键,需要特别考虑。 题解主体 ②实现键盘编码电路 用S_n[0]~S_n[9]表示10个按...
Verilog
2022-03-03
26
1929
题解 | #优先编码器电路①#
题意整理 ①本题要求根据编码器的真值表设计编码器电路。 注意真值表中I0~I9的位置,不要看反 题解主体 ①优先编码器 本优先编码器,可采用case语句实现,注意到真值表中,出现了x状态,所以考虑采用casex语句实现。casex语句的真值表如下: ...
Verilog
2022-03-03
5
1122
题解 | #4bit超前进位加法器电路#
题意整理 本题要求根据加法器的逻辑表达式实现该电路,采用门级描述方式。 注意,题目中给出的是总体的逻辑表达式,还需要求出各个位的G P Ci。 题解主体 根据题目所给的Ci 逻辑表达式,求出C0 、C1 、C2 ...
Verilog
2022-03-03
25
1696
题解 | #4位数值比较器电路#
题意整理 本题给出的是比较器的真值表。需要根据真值表写出输出端的逻辑表达式 注意,根据真值表,可得出输入端是:A[3:0] B[3:0],输出端是Y2 Y1 Y0,均是单bit输出。 题解主体 根据题目所给比较器真值表,求出Y2 ...
Verilog
2022-03-03
48
3571
题解 | #使用函数实现数据大小端转换#
题意整理 题目要求使用函数实现4bit数据大小端转换的功能,所谓大端,即数据的高位写在左侧,低位写在右侧。小端则反过来:高位写在右侧,低位写在左侧。实现N比特数的大小端转换,只需要把数据的N位赋值给0位,N-1位赋值给1位,依此类推。 在函数编写完成之后,实现对两个不同的输入分别转换,只...
Verilog
2022-03-03
35
2444
题解 | #使用子模块实现三输入数的大小比较#
题意整理 题目要求编写子模块实现两个输入数的大小比较并输出较小值,可以使用if-else语句实现。同时要求在主模块中实现三个输入数值的大小比较,假设三个输入变量为a,b,c。则可以先比较得到a,b中的较小值m,再得到b,c之中的较小值n。最后比较m,n的大小,输入较小值,即可得到a,b,c的最...
Verilog
2022-03-03
23
4000
题解 | #使用generate…for语句简化代码#
题意主体 根据题目的要求,不需要改变模块的输入端口: module template_module( input [7:0] data_in, output [7:0] data_o...
Verilog
2022-03-03
32
1588
题解 | #求两个数的差值#
题意整理 题目要求求解两个无符号数的差值,也就是将较大值减去较小值,首先需要比较输入数值的大小关系,然后选择不同的操作。对于输入数值a,b,可能存在两种情况:a>b和a≤b,符合if-else语句的逻辑,可以使用if-else语句完成功能的实现。 题解主题 根据题目的要求,模...
Verilog
2022-03-03
5
1178
题解 | #多功能数据处理器#
题意整理 题目要求根据指示信号select的不同取值,执行不同的操作,有两种方法可以实现:一种是使用嵌套的if-else语句,第二种是使用case语句。使用if-else语句逻辑层次上不够清晰,代码也稍显冗余,所以本题采用case语句。注意题目要求输入信号为有符号数,另外输出信号可能是输入信号...
Verilog
2022-03-03
15
1581
首页
上一页
2
3
4
5
6
7
8
9
10
11
下一页
末页