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(共117篇)
题解 | #Johnson Counter#
题意整理 约翰逊计数器,亦称扭环形计数器,每次状态变化时仅有一个触发器发生翻转,译码不存在竞争冒险,在n(n≥3)位计数器中,使用2n个状态,有2^n-2n个状态未使用; 题解主体 扭环形计数器一方面保持移位寄存器的特点,另一方面又能提高触发器的利用率。 它是将末级的反相输出...
Verilog
2022-03-03
2
841
题解 | #RAM的简单实现#
题解主体 要实现RAM,首先要声明数据的存储空间,例如:[3:0] rom [7:0];变量名称ram之前的[3:0]表示每个数据具有多少位,指位宽;变量名称ram之后的[7:0]表示需要多少个数据,指深度,注...
Verilog
2022-03-03
6
1283
题解 | #单端口RAM#
题解主体 单口RAM的实现原理: 建立一个reg的数组,将数据存储进来,进行的是读、写互不干扰的读写机制,即要么读要么写。这个时侯需要设置enb,进行读写的开关控制。需要注意的是,写是对寄存器进行写,因此必须有时序电路构成。 硬件代码如下: ...
Verilog
2022-03-03
14
2189
题解 | #加减计数器#
题意整理 题目要求编写一个十进制计数器,即输出数值number每次变化1,在0-9之间循环。根据mode信号的值,更改输出数值number的变化方向。可以将mode作为判断条件,使用if-else语句实现不同的...
Verilog
2022-03-03
3
1141
题解 | #可置位计数器#
题意整理 题目要求编写一个十六进制计数器,即输出数值number每次变化1,在0-15之间循环。set信号的值为一时,将输出数值num置为set_num。 题解主体 &nbs...
Verilog
2022-03-03
7
1413
题解 | #简易秒表#
题解主体 首先确定second的取值逻辑:当minute=60时停止计数,即保持second为0;当second=60时,下一个周期second置为1。其余情况second 等于前一时刻的值加一。 ...
Verilog
2022-03-03
5
975
题解 | #脉冲同步电路#
题意整理 本题要求实现跨时钟域的脉冲转换电路,将快时钟域的脉冲转换到慢时钟域。题目描述中已指示,无需担心快时钟域的脉冲间隔太近问题 题解主体 实现电路如下。 上图中最左端的数据选择器和寄存器,组成了快时钟域下的翻转电路;中间的两个寄存器是两级同步器;最后一个寄...
Verilog
2022-03-03
7
1480
题解 | #多bit MUX同步器#
题意整理 本题要求实现的是MUX同步器,可用于多bit数据同步。 题解主体 实现电路如下。 (1)对单比特的数据有效标志信号在clk_b时钟域打两拍 (2)将同步后的数据有效标志信号作为多路选择器的选通信号,由于data_en的时序等同于&nbs...
Verilog
2022-03-03
4
1532
题解 | #格雷码计数器#
题解主体 格雷码计数器,分为三部分进行设计,格雷码转二进制、加法器、二进制转格雷码。 格雷码转二进制将格雷码转换为二进制,并将值输出用于加法器进行加法运算,然后将加法运算结果通过二进制转格雷码转换为格雷码,最后将格雷码进行输出,同时将结果输出到格雷码转二进制作为输入,形成一个...
Verilog
2022-03-03
5
3479
题解 | #同步FIFO#
题意整理 本题要求实现同步FIFO,FIFO的位宽和深度可配置。 题解主体 设计FIFO的时候一般需要考虑的有两点: 1. FIFO的大小 FIFO的大小指就是双端口ram...
Verilog
2022-03-03
14
1635
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