牛客阿芙

题解

1(1) img(4) python学习(4) 杂七杂八(1)

/ 注册

全部文章 / 题解（共117篇）

题解 | #异步FIFO#

题意整理本题要求实现异步FIFO，FIFO的位宽和深度可配置。题解主体异步FIFO结构如上图所示 1. 第1部分是双口RAM，用于数据的存储。 2. 第2部分是数据写入控制器 3. 第3部分是数据读取控制器 ...

Verilog

2022-03-03

40 5594

题解 | #根据状态转移写状态机-二段式#

题解主体 1、确定题目要求首先，存在S0~S4的四个态，需要注意的是S4到S0的转换和S4到S1的转换，发现对于S4输出flag为1的时候输入是什么无所谓，说明最后的输出控制是由现态单独控制的，因此是摩尔机。 ...

Verilog

2022-03-03

11 1263

题解 | #根据状态转移写状态机-三段式#

题解主体 1、确定题目要求首先，存在S0~S3的四个态，需要注意的是S3到S0的转换是1/1，说明最后的输出控制是由输入和现态共同控制，因此是米勒机。 1 ...

Verilog

2022-03-03

18 1045

题解 | #无占空比要去的奇数分频#

题意整理对于奇数分频电路，在不考虑时钟同步时钟延迟的问题时，同时不需要考虑占空比问题时候，可以用计数器或者状态机来直接实现，本题使用计数器来实现状态的切换。题解主体关键在于，上升沿才能触发翻转，通过计数器来控制关键上升沿，得到对应的周期 ...

Verilog

2022-03-03

4 1038

题解 | #任意小数分频#

题解主体其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。设小数为nn，此处以8.7倍分频的时钟周期为例。首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的...

Verilog

2022-03-03

13 1550

题解 | #占空比50%的奇数分频#

题意整理对于奇数分频电路，主要难点在于50%占空比的实现。单触发沿在奇数分频中是没有办法实现50%占空比的，因此需要考虑使用双边沿加组合逻辑实现50%占空比题解主体通过简单的状态转移表就能够得出，clkout7的翻转第一次是在上升沿，第二次是在下降沿。 ...

Verilog

2022-03-03

15 2830

题解 | #自动贩售机2#

题解主体 1、确定题目要求根据输入，有两种状态转移： 1.5： 0 0.5 1 1.5 2 S0-S4 现态 d1 ...

Verilog

2022-03-03

10 0

题解 | #自动贩售机1#

题解主体 1、确定题目要求首先根据信号端口图：考虑状态转移，需要考虑的是有三输入二输出，存在状态0 0.5 1 1.5 2 2.5 3 七个状态，这样输出信号的特性应该为： out1饮料为一位，out2找零为2位（0 1...

Verilog

2022-03-03

22 2862

题解 | #时钟分频（偶数）#

题意整理对于偶数分频电路，在不考虑时钟同步时钟延迟的问题时，直接使用D触发器级联来实现题解主体级联D触发器，可以得到状态转换：关键在于，上升沿才能触发翻转，但是一个周期只有一个上升沿，因此周期翻倍 clkin ...

Verilog

2022-03-03

1 954

题解 | #状态机-重叠序列检测#

题解主体 1、确定题目要求首先，序列为1011，因此存在5个态，命名为S0~S4 题目要求： 1 重叠检测，因此在状态转移中，判断非将不会直接返回S0 2 要求寄存器输出但延迟一拍输出结果，因此如果使用三段式描述，需要使用现态作为输出判断标准两段式和...

Verilog

2022-03-03

2 1125