小生乃音痴也
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题解 | #数据串转并电路#
`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , o...
2023-09-19
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303
题解 | #输入序列不连续的序列检测#
`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter idle=4,s0=0,s1=1,...
2023-09-19
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364
题解 | #不重叠序列检测#
`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s0=0,s1=1,s2=...
2023-09-15
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246
题解 | #根据状态转移表实现时序电路#
`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, ou...
2023-09-14
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245
题解 | #边沿检测#
`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_delay; always@(posedge clk or...
2023-09-14
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297
题解 | #编写乘法器求解算法表达式#
`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); wire[8:0]c0,c1; reg [8:0]c_reg; ...
2023-09-13
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题解 | #使用子模块实现三输入数的大小比较#
`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]c0; compare u...
2023-09-13
1
264
题解 | #位拆分与运算#
`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code****...
2023-09-13
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