牛客902437400号

题解

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题解 | #状态机-重叠序列检测#

我就想说什么水平？编译不通过程序通过了；谁能一次做到两点？

2022-04-13

0 228

题解 | #输入序列连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg[7:0] n_state,c_state; always @ (posedge clk or ne...

2022-04-06

0 376

题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output reg Y )...

2022-04-06

0 284