牛客902437400号

未归档

题解(3)

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题目：数据累加输出

数据累加输出输出信号：ready_a：当累加到四个数立刻拉低，等待ready_b拉高的瞬间也拉高； 2.valid_b：当累加到第四个数即刻拉高，等到ready_b为1，则在下个时钟上升沿拉低； `timescale 1ns/1ns module valid_ready( input ...

2022-04-22

0 244

题目：数据串转并电路

注意：valid——a信号拉高六个周期后，valid——b输出一个周期的高电平，同时输出此时的数据先写试试： `timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_...

2022-04-20

0 331

题目：输入序列不连续的序列检测

输入序列不连续的序列检测老规矩，状态机和寄存器都可以；状态机就是第二段n_state跳转的时候检查以下valid的有效；寄存器就是移位进去的时候检查valid信号； `timescale 1ns/1ns module sequence_detect( input clk, input r...

2022-04-20

0 248

题目：不重叠序列检测

注意事项：1，不重叠检测，也就是一旦出错立马回到空状态； 2，不满足时还需要输出不满足信号； 3,满足信号和不满足信号都维持一个时钟周期；我们使用状态机来写； `timescale 1ns/1ns module sequence_detect( input clk, input rst_n,...

2022-04-20

0 211

题目：含有无关项的序列检测

题目：含有无关项的序列检测与上一题类似，这里可以用除了状态机外另一种新的写法：移位寄存器；第一个always块是一个移位寄存器，在每个时钟上升沿，将数据a移入寄存器中；移位寄存器内的数据可以在移位脉冲（时钟信号）的作用下依次左移或右移。移位寄存器不仅可以存储数据，还可以用来实现数据的串并转换...

2022-04-20

0 246

题目：输入序列连续的序列检测

本来是这样写的，可以实现功能，但是有点怪； timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg[7:0] n_state,c_stat...

2022-04-20

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日常学习

学习笔记： 1时序电路的优点： 1：可以容忍组合逻辑电路产生的毛刺；组合逻辑综合出来的电路可能因为路径不同导致延时不同，易出现毛刺；利用时钟沿可以等待输出数据稳定之后（因毛刺导致的错误输出结束之后），再将数据采入； 2：纯组合逻辑只能由当前输入决定当前输出，无法实现带反馈的逻辑；否则就会出现死...

2022-04-14

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