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题解

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全部文章 / 题解（共7篇）

题解 | #脉冲同步电路#

//反转电路+两级同步+边沿检测 `timescale 1ns/1ns module pulse_detect( input &nbs...

verilog

2022-03-23

1 332

题解 | #同步FIFO#

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, &nbs...

verilog

2022-03-23

0 350

题解 | #根据状态转移写状态机-二段式#

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input...

verilog

2022-03-22

0 421

题解 | #状态机-非重叠的序列检测#

五个状态六个状态应该都行吧，本菜鸟喜欢写全状态以免出错😥请各位老哥指点 `timescale 1ns/1ns module sequence_test1( input wire clk , &n...

verilog

2022-03-21

0 333

题解 | #数据串转并电路#

`timescale 1ns/1ns module s_to_p( input &...

2022-03-19

0 384

题解 | #输入序列不连续的序列检测#

不知道拿data_valid当使能行不行，当data_valid无效时，当前状态不转移开始保持 `timescale 1ns/1ns module sequence_detect( input clk, &n...

verilog

2022-03-17

0 311

题解 | #不重叠序列检测#

感觉这题clk采样怪怪的，用的是移位寄存器方法，在modelsim下仿真，此代码为正确的(但在牛客的iverilog中仿真，就错误了)。为了实现时序的移位寄存器和cnt同时判断match，对cnt打了一拍。本菜鸟被困扰了一下午，欢迎指正交流 `timescale 1ns/1ns ...

2022-03-16

0 393