jL_Dylan

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题解(6)

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全部文章（共3篇）

题解 | #使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器#

//本题画出真值表一目了然 `timescale 1ns/1ns module encoder_83( input [7:0] I , &nb...

Verilog

2022-03-22

0 364

题解 | #移位运算与乘法#

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //**code// reg [2:0] i; reg ...

Verilog

2022-03-20

0 333

题解 | #奇偶校验#

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //**code// assign check = (sel ^ (^bus))? 1'b0:1'b1; //**code// endmo...

Verilog

2022-03-20

0 209