未蓝光途

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Verilog程序设计题解(2) 小白月赛(4) 数据结构专题班(3) 牛客练习赛(1) 题解(5)

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全部文章（共15篇）

题解 | #障碍#

链接 D 障碍思想优美的暴力，利用x的数据范围有上限暴力求解。代码 #include<bits/stdc++.h> using namespace std; const int N = 100010; int a[N]; void solve() {//思想：优美的暴力 ...

C++ 枚举

2023-02-10

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题解 | #Karashi的生日蛋糕#

吐槽牛客的评测机我是真的无语，这题输出数据居然只能用printf，但凡用一点cout就超时，就这卡了我一个小时。。。所以以后遇到大规模数据输出还是都用printf保险，防止再次被坑。思路这题没什么思维难度，直接暴力填数就行，从上次填的位置往后继续填就行，如此循环反复。就是这模拟一直WA把我人给...

C C++ 数组数学模拟

2022-12-30

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题解 | #补天裂#

题目链接补天裂思路以两个数为例： 0101 1001 这两个数按位与的结果是： 0001 这两个数按位或的结果是： 1101 由此可见，题目中的操作，其本质就是：对于每一位，如果分别是0和1，那么与就将对方的1都拿过来，或就将对方的0都拿过来。如果要让前面的数尽可能小，那么只需要对于每一位，...

C++ 贪心数学数组位运算

2022-12-23

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题解 | #牛客小白月赛 61 #

补完一套月赛，此图为证说明题目链接赛中我就做出A，B两题，结果后来一直卡E。实际上这套题C、E并不是代码不好写，C就是bfs的板子，E就是推个式子，但是因为细节很多，很容易注意不到。 D、F算是压轴题，难度大概能对标cf div2的D甚至是E吧，远远不是出题人所说的对标cf div2的A~C...

C++ 双指针模拟广度优先搜索组合数学

2022-11-25

1 313

题解 | #牛客小白月赛 1 #

补完一套月赛，此图为证说明题目链接这套题其实没有特别难的，唯二两道难题是G和I。 G题是一道简单dp，式子很简单，难的地方在于怎么把图形存在数组里，而且还能利用这个数组动态规划。 I题是一道结论题，可能对科班出身的比较友好，考察的是出栈序列有多少种，如果知道卡特兰数，并且看出最想去的目的地不...

C++ 动态规划组合数学数学模拟

2022-11-24

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题解 | #自动贩售机2#

Tips 这题纯粹是牛客的锅~ d1,d2,sel只维持半个时钟周期，因为是组合逻辑，所以当d1为真的时候nextstatenextstatenextstate马上等于S1，但是因为有了nextstate=S0nextstate = S0nextstate=S0这句，所以后半个时钟周期又变回了S0，...

Verilog Verilog 程序设计数字电路硬件编程校招

2022-06-21

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题解 | #输入序列连续的序列检测#

Tips 三段式状态机的第一段状态流转的功能是使state_cur比state_next慢一拍，也就是说，第一段实际上就是一个D触发器。如果要让输出也慢一拍，那么让输出端也类似地构造一个D触发器输出就可以了。 Verilog Code `timescale 1ns/1ns module sequen...

Verilog 程序设计数字电路 Verilog 程序设计数字电路

2022-06-21

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题解 | #根据状态转移写状态机-三段式#

Tips 注意，新手写三段式的时候第一次会犯的错误就是，在三段式状态机的第二段没有用always@(∗)always @(*)always@(∗)。记住，always@(∗)always@(*)always@(∗)是用于组合逻辑，组合逻辑只需要根据模块内的变量综合确定触发条件，不需要根据时钟信号来确...

Verilog 硬件编程程序设计数字电路校招校招数字电路硬件编程程序设计 Verilog

2022-06-20

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题解 | #奇偶校验#

Tips 赋值 ①"always"模块内的reg型信号如果采用下面的这种赋值方式: b <= a; 这种方式的赋值并不是马上执行的，也就是说"always"块内的下一条语句执行后，b并不等于a，而是保持原来的值。"always"块结束后，才进行赋值。 ②另一种赋值方式阻塞赋值方式，如下所示...

Verilog 数字电路程序设计硬件编程校招 Verilog 程序设计硬件编程校招数字电路

2022-06-04

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题解 | #异步复位的串联T触发器#

Verilog Tips 纯组合always程序块中的语句强烈推荐只使用阻塞赋值符号，而时序always程序块中推荐只使用非阻塞赋值符号，否则会带来非常多的隐患。 Verilog Code `timescale 1ns/1ns module Tff_2 ( input wire data, clk,...

Verilog 程序设计硬件编程校招数字电路 Verilog 程序设计硬件编程校招数字电路

2022-06-04

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