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全部文章（共6篇）

题解 | #自动贩售机2#

Tips 这题纯粹是牛客的锅~ d1,d2,sel只维持半个时钟周期，因为是组合逻辑，所以当d1为真的时候nextstatenextstatenextstate马上等于S1，但是因为有了nextstate=S0nextstate = S0nextstate=S0这句，所以后半个时钟周期又变回了S0，...

Verilog Verilog 程序设计数字电路硬件编程校招

2022-06-21

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题解 | #输入序列连续的序列检测#

Tips 三段式状态机的第一段状态流转的功能是使state_cur比state_next慢一拍，也就是说，第一段实际上就是一个D触发器。如果要让输出也慢一拍，那么让输出端也类似地构造一个D触发器输出就可以了。 Verilog Code `timescale 1ns/1ns module sequen...

Verilog 程序设计数字电路 Verilog 程序设计数字电路

2022-06-21

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题解 | #根据状态转移写状态机-三段式#

Tips 注意，新手写三段式的时候第一次会犯的错误就是，在三段式状态机的第二段没有用always@(∗)always @(*)always@(∗)。记住，always@(∗)always@(*)always@(∗)是用于组合逻辑，组合逻辑只需要根据模块内的变量综合确定触发条件，不需要根据时钟信号来确...

Verilog 硬件编程程序设计数字电路校招校招数字电路硬件编程程序设计 Verilog

2022-06-20

5 294

题解 | #奇偶校验#

Tips 赋值 ①"always"模块内的reg型信号如果采用下面的这种赋值方式: b <= a; 这种方式的赋值并不是马上执行的，也就是说"always"块内的下一条语句执行后，b并不等于a，而是保持原来的值。"always"块结束后，才进行赋值。 ②另一种赋值方式阻塞赋值方式，如下所示...

Verilog 数字电路程序设计硬件编程校招 Verilog 程序设计硬件编程校招数字电路

2022-06-04

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题解 | #异步复位的串联T触发器#

Verilog Tips 纯组合always程序块中的语句强烈推荐只使用阻塞赋值符号，而时序always程序块中推荐只使用非阻塞赋值符号，否则会带来非常多的隐患。 Verilog Code `timescale 1ns/1ns module Tff_2 ( input wire data, clk,...

Verilog 程序设计硬件编程校招数字电路 Verilog 程序设计硬件编程校招数字电路

2022-06-04

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题解 | #四选一多路器#

Verilog Tips 1.module里定义时自动为wire型变量 2.always的@内变量设置为*可以自动匹配输入 3.always模块内被赋值的变量必须是reg型，赋的值类型随意 4.assign时被赋值的变量必须是wire型，赋的值类型随意 Verilog Code `timescale...

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2022-06-03

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