Stevenna

分类

/ 注册

全部文章（共19篇）

题解 | #输入序列不连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter s0=3'd0,s1=3'd1,...

2023-03-24

0 348

题解 | #不重叠序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s0=3'd0,s1=3...

2023-03-24

0 499

题解 | #含有无关项的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_temp; always @ (posedge clk or nege...

2023-03-24

0 350

题解 | #输入序列连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter idle=4'd0, A=4'd1, b=4'd2, c=4'd3, d=4...

2023-03-23

0 348

题解 | #边沿检测#

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg b; always @ (posedge clk or ne...

2023-03-23

0 333

题解 | #ROM的简单实现#

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_data [7:0]; ///////////rom内部的数据是按时钟沿...

2023-03-23

0 412

题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire ...

2023-03-23

0 347

题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, ou...

2023-03-23

0 352

题解 | #数据选择器实现逻辑电路#

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1...

2023-03-22

1 317

题解 | #使用3-8译码器①实现逻辑函数#

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input ...

2023-03-22

0 338