吉大秦少游
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/ Verilog/VHDL刷题笔记
(共46篇)
题解 | #使用generate…for语句简化代码#
来自专栏
generate……for语句是verilog hdl特定的语句,使用循环结构编写可综合的多个形式相近的代码,循环变量必须由特定关键字genvar声明。 同时需要注意for循环内的begin……end最好一直保留,即使只有一个语句,begin后面一般需要对语句块命名。 `timescale 1ns/...
verilog
2022-03-08
0
271
题解 | #求两个数的差值#
来自专栏
`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or neged...
2022-03-08
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196
题解 | #多功能数据处理器#
来自专栏
`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0...
verilog
2022-03-08
0
193
题解 | #位拆分与运算#
来自专栏
题目说了只有sel = 0时的输入才有效,因此需要进行锁存,这点需要注意。 `timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, ...
verilog
2022-03-08
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218
题解 | #移位运算与乘法#
来自专栏
题目 分析 需要给出一个计数器的状态机,注意d输入不是随时有效的,只有在cnt计数为0的那个时钟沿,d输入有效,因此需要设计一个寄存器din,在cnt为0时候锁存d的值。 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, ...
verilog
2022-03-08
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230
题解 | #奇偶校验#
来自专栏
题目: 分析: 参考答案错了,下面是错误题目下对应的正确答案。 先不管题目,只要明确了奇校验是逐位异或(^bus),偶校验是逐位异或后取反(~(^bus)),相当于奇校验的取反即可。 `timescale 1ns/1ns module odd_sel( input [31:0] bus, inpu...
2022-03-08
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