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/ Verilog/VHDL刷题笔记
(共46篇)
题解 | #边沿检测#
来自专栏
`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_r1; always@(pose...
2022-03-08
0
200
题解 | #ROM的简单实现#
来自专栏
实现ROM,首先要声明数据的存储空间,例如:[3:0] rom [7:0];变量名称rom之前的[3:0]表示每个数据具有多少位,指位宽;变量名称rom之后的[7:0]表示需要多少个数据,指深度,注意这里深度为8,应该是使用[7:0],而不是[2:0]; 声明存储变量之后,需要对rom进行初始化,写...
2022-03-08
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265
题解 | #根据状态转移图实现时序电路#
来自专栏
`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire ...
verilog
2022-03-08
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179
题解 | #优先编码器Ⅰ#
来自专栏
`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output w...
2022-03-08
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223
题解 | #用优先编码器①实现键盘编码电路#
来自专栏
`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) ...
verilog
2022-03-08
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206
题解 | #优先编码器电路①#
来自专栏
这样的真值表很适合采用case语句实现,解码器多数都可以使用case。注意有x态,因此使用casex……endcase结构。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output...
verilog
2022-03-08
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243
题解 | #4bit超前进位加法器电路#
来自专栏
`timescale 1ns/1ns module lca_4( input [3:0] A_in, input [3:0] B_in, input C_1, output CO, output [3:0] S ); wire [3:0] Gi,P...
verilog
2022-03-08
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149
题解 | #4位数值比较器电路#
来自专栏
题目意义不大,手撸门级电路太原始。。。 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B ou...
verilog
2022-03-08
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154
题解 | #使用函数实现数据大小端转换#
来自专栏
题目要求使用函数实现4bit数据大小端转换的功能,所谓大端,即数据的高位写在左侧,低位写在右侧。小端则反过来:高位写在右侧,低位写在左侧。实现N比特数的大小端转换,只需要把数据的N位赋值给0位,N-1位赋值给1位,依此类推。 在函数编写完成之后,实现对两个不同的输入分别转换,只需要调用两次函数,分别...
verilog
2022-03-08
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393
题解 | #使用子模块实现三输入数的大小比较#
来自专栏
易错总结:这里很多习惯于软件思维的人写代码会只例化2次子模块,是将a,b比较之后的结果min_ab与c进行比较,进而得到min_abc。 但是这样是错误的,因为当min_ab与c比较时,是上一时刻a,b的最小值与此时c的值比较,也就是拍数上是差一拍的,因此做不到比较同一拍下的a,b,c。 理解HDL...
2022-03-08
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