qingwozhicheng339

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全部文章（共63篇）

题解 | #自动贩售机2#

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1&n...

2022-09-18

0 318

题解 | #自动贩售机1#

看了网友的讨论，输入信号只有半个时钟周期有效，另外半个时钟周期无效，nstate不能跟随输入信号变化，需要维持不变。所以不能写成：IDEL: nstate = d1?S0:(d2?S1:(d3?S3:IDEL));，而应该写成：IDEL: nstate...

2022-09-18

0 309

题解 | #时钟分频（偶数）#

`timescale 1ns/1ns module even_div ( input wire rst ...

2022-09-18

0 266

题解 | #状态机-重叠序列检测#

重新写了个摩尔机。 `timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input&...

2022-09-18

0 278

题解 | #状态机-重叠序列检测#

写成了米利机，为了和答案对上，最后增加了一级寄存器输出。 `timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst&n...

2022-09-18

0 288

题解 | #状态机-非重叠的序列检测#

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire&nb...

2022-09-18

1 266

题解 | #整数倍数据位宽转换8to16#

`timescale 1ns/1ns module width_8to16( input clk , input r...

2022-09-18

0 329

题解 | #非整数倍数据位宽转换8to12#

`timescale 1ns/1ns module width_8to12( input clk , input &n...

2022-09-18

0 261

题解 | #非整数倍数据位宽转换24to128#

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , inpu...

2022-09-18

0 239

题解 | #数据累加输出#

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , in...

2022-09-17

0 286