qingwozhicheng339

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全部文章（共63篇）

题解 | #数据串转并电路#

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input ...

2022-09-17

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题解 | #信号发生器#

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4...

2022-09-17

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题解 | #输入序列不连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg&nb...

2022-09-17

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题解 | #含有无关项的序列检测#

中间的xxx有8种可能，感觉状态机写起来会很麻烦吧？

2022-09-16

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题解 | #含有无关项的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:...

2022-09-16

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题解 | #输入序列连续的序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter&nb...

2022-09-16

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题解 | #边沿检测#

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg&nbs...

2022-09-16

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题解 | #ROM的简单实现#

不需要用时钟上升沿触发同步输出吗？ `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); r...

2022-09-16

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题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns module seq_circuit( input ...

2022-09-16

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题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns module seq_circuit( input ...

2022-09-16

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