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/ Verilog/VHDL刷题笔记
(共39篇)
题解 | #用优先编码器①实现键盘编码电路#
来自专栏
`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) ...
verilog
2022-03-08
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211
题解 | #优先编码器电路①#
来自专栏
这样的真值表很适合采用case语句实现,解码器多数都可以使用case。注意有x态,因此使用casex……endcase结构。 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output...
verilog
2022-03-08
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248
题解 | #4bit超前进位加法器电路#
来自专栏
`timescale 1ns/1ns module lca_4( input [3:0] A_in, input [3:0] B_in, input C_1, output CO, output [3:0] S ); wire [3:0] Gi,P...
verilog
2022-03-08
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151
题解 | #4位数值比较器电路#
来自专栏
题目意义不大,手撸门级电路太原始。。。 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B ou...
verilog
2022-03-08
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157
题解 | #使用函数实现数据大小端转换#
来自专栏
题目要求使用函数实现4bit数据大小端转换的功能,所谓大端,即数据的高位写在左侧,低位写在右侧。小端则反过来:高位写在右侧,低位写在左侧。实现N比特数的大小端转换,只需要把数据的N位赋值给0位,N-1位赋值给1位,依此类推。 在函数编写完成之后,实现对两个不同的输入分别转换,只需要调用两次函数,分别...
verilog
2022-03-08
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396
题解 | #使用generate…for语句简化代码#
来自专栏
generate……for语句是verilog hdl特定的语句,使用循环结构编写可综合的多个形式相近的代码,循环变量必须由特定关键字genvar声明。 同时需要注意for循环内的begin……end最好一直保留,即使只有一个语句,begin后面一般需要对语句块命名。 `timescale 1ns/...
verilog
2022-03-08
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276
题解 | #多功能数据处理器#
来自专栏
`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0...
verilog
2022-03-08
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198
题解 | #位拆分与运算#
来自专栏
题目说了只有sel = 0时的输入才有效,因此需要进行锁存,这点需要注意。 `timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, ...
verilog
2022-03-08
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221
题解 | #移位运算与乘法#
来自专栏
题目 分析 需要给出一个计数器的状态机,注意d输入不是随时有效的,只有在cnt计数为0的那个时钟沿,d输入有效,因此需要设计一个寄存器din,在cnt为0时候锁存d的值。 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, ...
verilog
2022-03-08
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