吉大秦少游

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Verilog/VHDL刷题笔记(46) 题解(6)

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《Verilog/VHDL必刷习题集》

49篇文章 6943人学习

全部文章（共41篇）

题解 | #异步FIFO# 来自专栏

题意整理本题要求实现异步FIFO，FIFO的位宽和深度可配置。题解主体异步FIFO结构如上图所示第1部分是双口RAM，用于数据的存储。第2部分是数据写入控制器第3部分是数据读取控制器读指针同步器使用写时钟的两级触发器采集读指针，输出到数据写入控制器。写指针同步...

Verilog

2022-03-20

0 551

题解 | #数据累加输出# 来自专栏

本题要求实现将4个输入数据累加之后输出，模块与上下游采用valid-ready双向握手机制。时序图含有的信息较多，观察时序图需要注意： data_out是在已接收到4个数据后产生输出；在data_out准备好，valid_b拉高时，如果下游的ready_b为低，表示下游此时不能接收本模...

verilog

2022-03-19

0 339

题解 | #脉冲同步电路# 来自专栏

由于同步脉冲最先是在快时钟域下的，因此先用T触发器检测脉冲的上升沿。题目说了快时钟域下的脉冲不会相邻很近，则保证快时钟域下的每一个脉冲都可以被T触发器采到。采到之后，单比特信号的跨时钟域进行打两拍（r1, r2）同步到慢时钟域，在慢时钟域下再打一拍(r3)，再将r2和r3对应的信号进行异或处理^，...

verilog

2022-03-19

0 250

题解 | #多bit MUX同步器# 来自专栏

这是典型的采用多周期路径同步多比特信号的跨时钟域数据传输方式。 `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , inpu...

verilog

2022-03-19

0 316

题解 | #同步FIFO# 来自专栏

分析题意整理本题要求实现同步FIFO，FIFO的位宽和深度可配置。题解主体设计FIFO的时候一般需要考虑的有两点： FIFO的大小 FIFO的大小指就是双端口ram的大小，这个可以根据设计需要来设置。 FIFO空满状态的判断 FIFO空满状态的判断通常有两种方法。 a、FIFO中的r...

verilog

2022-03-18

1 316

题解 | #交通灯# 来自专栏

`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]c...

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2022-03-18

0 224

题解 | #流水线乘法器# 来自专栏

4bit流水线乘法器的设计采用乘法竖式运算的思想，本质是将乘法运算转换为加法运算。具体实现思路如下图：最后的temp0、temp1、temp2、temp3的相加结果就是相乘结果。可以这么写： reg [7:0] addr01; reg [7:0] addr23; wire [7:0]...

verilog

2022-03-16

0 280

题解 | #Johnson Counter# 来自专栏

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posed...

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2022-03-16

0 234

题解 | #RAM的简单实现# 来自专栏

实际的ram需要控制读写不能冲突，这道题目没有考虑这个情况。 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]wri...

verilog

2022-03-16

0 391

题解 | #单端口RAM# 来自专栏

注意这里的addr既是写地址，又是读地址。同时注意ram的初始化方法。 `timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input ...

verilog

2022-03-16

1 372