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全部文章（共127篇）

题解 | #时钟切换#

1、确定题目要求通过在每个时钟源的选择路径中插入一个负边沿触发的D触发器，可以确保时钟在高电平时，输出保持不变。通过这种反馈的方式使得在时钟切换时需要等待当前时钟取消选择，从而避免毛刺的产生。该电路中有三个时序路径需要特别考虑：sel控制...

Verilog

2022-03-26

2 941

题解 | #并串转换#

1、确定题目要求这是一道华为暑期实习真题，面试的时候被要求现场撸代码，不过由于是实习面试，因此相对比较简单串并转换操作是非常灵活的操作，核心思想就是移位。串转并就是把1位的输入放到N位reg的最低位，然后N位reg左移一位，在把1位输入放到左移后的reg的...

Verilog

2022-03-26

9 1528

题解 | #序列发生器#

解题思路：题目要求编写一个序列发生器，序列的内容是固定的，而且没有输入信号。即每个状态的输出只与当前状态有关，和输入无关，是摩尔型有限状态机的特征。使用摩尔状态机可以实现功能。解题过程： &...

Verilog

2022-03-26

2 766

题解 | #编写乘法器求解算法表达式#

题目理解：题目要求使用乘法器求解算术表达式，根据题目要求，首先要实现乘法器，然后分别调用乘法器两次乘法器，乘数分别是12和a，5和b，然后再将两个乘法器的输出相加。乘法器的实现步骤可以参考...

Verilog

2022-03-26

5 825

题解 | #异步复位同步释放#

1、确定题目要求复位可以在任何时候发生，表面上看跟时钟没有关系，但真实情况是异步复位也需考虑时钟跳变沿，因为时钟沿变化和异步复位都可以引起Q端数据变化。同步复位虽然解决了当时钟的有效沿来临的时候rst的边沿也正好来临所出现的冒险与竞争。但是从综合的电路上可以看出，多了一个组合逻辑MU...

Verilog

2022-03-26

12 1147

题解 | #使用握手信号实现跨时钟域数据传输#

解题思路：在两个不同时钟域之间进行数据传输，根据两个时钟域的频率快慢，可以分为多种情况，分别由对应的解决方法。而最通用的方法是使用握手信号，所谓握手信号即加入一些指示信号，在两个模块间确认数据已经被接受之后...

Verilog

2022-03-26

23 4478

题解 | #根据RTL图编写Verilog程序#

题意理解：观察题目给出的RTL图，主要的器件是两个D触发器，一个与门。D触发器含有异步复位信号，且为低电平有效。data_in输入到D触发器，D触发器的输出Q是前一时刻的data_in，即data_in打一拍得到data_in_reg。...

Verilog

2022-03-26

9 1514

题解 | #游戏机计费程序#

题意整理 money是预付费，根据boost的值递减，boost为0时，每个时钟减一，boost为1时，每个时钟减2。同时把每个时刻变化之后的值作为remain的值输出。当set为1时，表示玩家续费，将money的值加到remain上。当remain小于10时，将yellow的值置为1。当费...

Verilog

2022-03-03

0 766

题解 | #交通灯#

题解主体首先设置一个倒计时的计数器，每个时钟计数器输出减一，当计数器计数到0时，切换切换显示灯颜色，同时重置计数器为相应颜色的持续时间。每个颜色的指示灯都会持续一段时间，可以取指示灯信号变化的上升沿作为状态转移的触发条件。上升沿的获取可以通过缓存...

Verilog

2022-03-03

9 3007

题解 | #流水线乘法器#

题解主体 4bit流水线乘法器的设计采用乘法竖式运算的思想，本质是将乘法运算转换为加法运算。具体实现思路如下图：最后的temp0、temp1、temp2、temp3的相加结果就是相乘结果。 Verilog代码描述如下： ...

Verilog

2022-03-03

10 0