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(共127篇)
题解 | #状态机-非重叠的序列检测#
题解主体 1、确定题目要求 首先,序列为10111,因此存在6个态,命名为S0~S5 题目要求: 1 非重叠检测,因此在状态转移中,任何一个态判断非将会返回S0 2 要求寄存器输出且同步输出结果,即检测到10111的时钟沿就要输出结果,因此需要使用三段式描述,且使用...
Verilog
2022-03-03
9
1757
题解 | #整数倍数据位宽转换8to16#
题意整理 本题要求实现8bit数据至16bit数据的位宽转换电路,由接口电路图可知,valid_in信号会跟随指示data_in数据有效,同时要求输出valid_out信号跟随指示data_out数据。 观察时序图需要注意: l valid_o...
Verilog
2022-03-03
13
1413
题解 | #非整数倍数据位宽转换8to12#
题意整理 本题要求实现8bit数据至12bit数据的位宽转换电路,由接口电路图可知,valid_in信号会跟随指示data_in数据有效,同时要求输出valid_out信号跟随指示data_out数据。 观察时序图需要注意: l valid_o...
Verilog
2022-03-03
21
1429
题解 | #非整数倍数据位宽转换24to128#
题意整理 本题要求实现24bit数据至128bit数据的位宽转换电路,由接口电路图可知,valid_in信号会跟随指示data_in数据有效,同时要求输出valid_out信号跟随指示data_out数据。 观察时序图需要注意: l valid...
Verilog
2022-03-03
27
1747
题解 | #数据累加输出#
题意整理 本题要求实现将4个输入数据累加之后输出,模块与上下游采用valid-ready双向握手机制。 时序图含有的信息较多,观察时序图需要注意: l data_out是在已接收到4个数据后产生输出; l 在data_out准...
Verilog
2022-03-03
43
4501
题解 | #数据串转并电路#
题意整理 本题要求实现将6个单bit输入数据拼接之后输出。 时序图含有的信息较多,观察时序图需要注意: l data_b是在已接收到6个数据后下一个时钟产生输出; l 本模块与上游采用valid_ready握手机制,当vali...
Verilog
2022-03-03
24
3994
题解 | #信号发生器#
题意整理 实现不同波形的输出可以使用case语句,以wave_choise作为case语句的cans.根据wave_choise的值输出不同的波形。以0为最低值,20为最高值为例(可以根据需要具体修改)。根据不...
Verilog
2022-03-03
19
2587
题解 | #输入序列不连续的序列检测#
题意整理 题目要求检测a的序列,a为单bit输入,每个时刻可能具有不同的值,且并不是每一个数据都是有效的,需要根据data_valid信号进行判断。在状态转化过程中,当data_valid为0,表示该时刻是输入...
Verilog
2022-03-03
16
2061
题解 | #不重叠序列检测#
题意整理 题目要求检测a的序列,a为单bit输入,每个时刻可能具有不同的值, 当连续的六个输入值符合目标序列表示序列匹配,当六个输入值的一个或多个不符合则表示序列不匹配。 值得注意的是:题目要求以六位数据...
Verilog
2022-03-03
25
2197
题解 | #含有无关项的序列检测#
题意整理 题目要求检测a的序列,a为单bit输入,每个时刻可能具有不同的值,题目要求检测前三位和后三位,不要求检测中间三位,如果把如果把中间的XXX,分别列出:000,001,010,011,100,101,1...
Verilog
2022-03-03
19
2642
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