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数字IC秋招

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全部文章 / 数字IC秋招（共53篇）

秋招手撕代码：同步fifo verilog代码及解析

fifo是一种先入先出的数据缓冲器，有一个写端口（din、wr_en）和一个读端口（rout、rd_en）；写端口会输出空满标志。同步fifo相对于异步fifo而言，其好处在于读时钟和写时钟为同一个时钟，不需要对地址进行跨时钟域，可以直接就读地址和写地址进行加减。 1、同步fifo解析从图中...

2022-01-15

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秋招手撕代码：异步fifo（verilog）及代码解析

1、设计思路 2、设计过程中遇到的一些问题 3、verilog代码和仿真文件 1、设计思路关键的点：读写控制信号的生成、读写地址、状态产生。（1）读控制（ren）、写控制（wen）的生成：当外部输入的wr_en=1且full=0时，也就是外部让你写且你的fifo现在没有写满的情况下...

2022-01-15

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秋招手撕代码：verilog实现常规8-3编码器和优先级8-3编码器

1、常规的8-3编码器（一次输入只有一个1） //8-3编码器：常规8-3编码器，每次的输入只有1个1，编码输出结果为1所处的位置 module encoder( input D0, input D1, input D2, input D3, input D4, input D5, input ...

2022-01-15

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2021年秋招面经：寒武纪数字IC设计面试

岗位：数字IC设计（多媒体方向）寒武纪一面（8.25） 1、自我介绍，说一下自己的获奖情况还有成绩，项目。 2、提问，FPGA和ASIC区别 3、你的项目中有没有垮时钟域？ 4、如果有两个大模块，分别综合，你要怎么保证时序？也就是怎么设置约束是input delay 和output de...

2022-01-15

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2021年秋招面经：奥比中光数字IC设计-三面面经

2021.08.11 奥比中光一面 1、问了AHB、PCIE、DMA、Uart（都是简历上写了的）; 按个讲！ DMA我是把自己项目中的和SOC里的DMA都讲了一下。 2、让讲项目：（1）讲数据流向（2）讲项目的功能、帧的字段；（3）讲时间同步时间同步我感觉我没讲好，需要好好理一下。项...

2022-01-15

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2021年秋招面经：地平线数字IC设计面试

2021.08.20 地平线一面牛客网投递，面试时间1小时5分钟 1、上来就问项目，聊了至少半小时，讲我项目中的协议 2、让我挑一个模块给他讲，我是怎么写的 3、仿真和板级调试 4、你对仿真器有研究吗 5、亚稳态和降低亚稳态的方法 6、垮时钟域 7、格雷码的作用 8、你了解验证吗？你对验证的理解？...

2022-01-15

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2021年秋招面经：联发科数字IC面试

写给以后秋招的兄弟姐妹们：联发科面试一定要早一点投！（1）投实习：如果你准备好了，建议你投实习！因为实习面试过了，我们今年在秋招的时候是可以直通终面HR面的。（2）投提前批：正式批基本没有多少机会了。所以大家一定要早点准备秋招！ 2021.08.30联发科一面哎这个面试我要好好反省一下我自己...

2022-01-15

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2021年秋招面经：平头哥数字IC面试

8.27平头哥一面 1、自我介绍后，让我屏幕共享根据项目框图讲项目 2、主要问了频率，为啥这样设置频率？ 3、项目中的垮时钟域 4、问了我常规的跨时钟域的方法 5、问我fifo最小深度怎么求，我回答了一个公式，还有我对这个公式的理解。面试官说怎么每个人都这么回答，然后让我思考一个问题：非满...

2022-01-15

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2021年秋招面经：zeku数字IC设计（提前批）

zeku一面（同学提供的） 1、多比特跨时钟域；多路选择器电路图，门控时钟，哪种好为什么； 2、异步fifo约束； 3、五级流水线； 4、流水线握手； 5、Amba总线; 6、了解cpu吗; 7、你觉得你的项目和soc有什么相关的部分; 8、动态功耗有什么;

2022-01-15

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2021年秋招面经：上海禾赛提前批（FPGA设计）

2021.07.22禾赛提前批一面面经 1.LUTRAM的意思 2.LUTRAM和block RAM的区别 3.时序约束和时序优化 4.跨时钟域 5.为什么不能多bit采用同步寄存器打两拍关于这一点，我后面更新一个我的理解。 6.场景题：100M系统时钟，输入数据位宽为16，一直持续输入，延迟1s...

2022-01-15

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